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Synchronization and order detection in a memory system

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-001/32
  • G06F-013/16
  • G11C-007/10
출원번호 US-0835485 (2013-03-15)
등록번호 US-9430418 (2016-08-30)
발명자 / 주소
  • Meaney, Patrick J.
  • Gilda, Glenn D.
  • Retter, Eric E.
  • Dodson, John S.
  • Van Huben, Gary A.
  • Michael, Brad W.
  • Powell, Stephen J.
출원인 / 주소
  • INTERNATIONAL BUSINESS MACHINES CORPORATION
대리인 / 주소
    Cantor Colburn LLP
인용정보 피인용 횟수 : 0  인용 특허 : 15

초록

Embodiments relate to out-of-synchronization detection and out-of-order detection in a memory system. One aspect is a system that includes a plurality of channels, each providing communication with a memory buffer chip and a plurality of memory devices. A memory control unit is coupled to the plural

대표청구항

1. A system for out-of-synchronization and out-of-order detection in a memory system, the system comprising: a plurality of channels each providing communication with a memory buffer chip and a plurality of memory devices; anda memory control unit coupled to the plurality of channels, the memory con

이 특허에 인용된 특허 (15)

  1. Baba Hiroshi (Kamakura JPX), Array of disk drives with redundant channels.
  2. Hayashi,Atsushi; Shiraga,Mitsuaki; Yamanaka,Katsuhiko, Bus arbitration apparatus and bus arbitration method.
  3. Bohner James E. (Endwell) Do Thang T. (Endwell) Gusefski Richard J. (Endicott) Huang Kevin C. (Endicott) Lei Chon I. (Endwell NY), Cache bypass apparatus.
  4. Johnson, Judy S.; Lastras-Montano, Luis A.; Meaney, Patrick J.; Stephens, Eldee, Channel marking for chip mark overflow and calibration errors.
  5. Richard Ohran ; Dan Price ; Randall Johnson, Crash recovery without complete remirror.
  6. Biederman, Daniel C.; Sethuraman, Malathy; Chou, Jeffrey P., Dynamic interrupt timer.
  7. Sarma Sudha ; Yanes Adalberto Guillermo, General-purpose customizable memory controller.
  8. Michels Peter ; Pettey Christopher J. ; Seeman Thomas R. ; Hausauer Brian S., Lock protocol for PCI bus using an additional "superlock" signal on the system bus.
  9. Brent Keeth, Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same.
  10. Buskens Richard Wayne ; La Porta Thomas F. ; Netravali Arun Narayan ; Sabnani Krishan Kumar, Method for reconnecting calls in a wireless telecommunications system.
  11. Sarangdhar Nitin V. (Beaverton OR) Nizar P. K. (El Dorado Hills CA) Carson David G. (Portland OR), Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management.
  12. Genduso Thomas Basilio ; Mosley Joseph Michael, Processor with free running clock with momentary synchronization to subsystem clock during data transfers.
  13. Lu, Wei G.; Nayak, Biranchi N., Read data valid loop-back for high speed synchronized DRAM controller.
  14. O'Connor, James A.; Lastras-Montano, Luis A.; Alves, Luis C.; Clarke, William J.; Dell, Timothy J.; Dewkett, Thomas J.; Gower, Kevin C., System and method for error correction and detection in a memory system.
  15. Pfahler, Jürgen; Jentsch, Peter, Time-alignment apparatus and method for time-aligning data frames of a plurality of channels in a telecommunication system.
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