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Reliable packaging and interconnect structures

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/768
  • H01L-023/48
  • H01L-023/522
  • H01L-023/532
  • H01L-023/528
  • H01L-023/00
출원번호 US-0195641 (2016-06-28)
등록번호 US-9711401 (2017-07-18)
발명자 / 주소
  • Uzoh, Cyprian Emeka
  • Haba, Belgacem
  • Mitchell, Craig
출원인 / 주소
  • Tessera, Inc.
대리인 / 주소
    Haynes and Boone, LLP
인용정보 피인용 횟수 : 0  인용 특허 : 8

초록

Methods and apparatus for forming a semiconductor device are provided which may include any number of features. One feature is a method of forming an interconnect structure that results in the interconnect structure having a top surface and portions of the side walls of the interconnect structure co

대표청구항

1. A method of manufacturing a structure comprising a semiconductor device, the method comprising: forming a first layer on a substrate comprising semiconductor material;forming a through-hole in the first layer;forming a first conductive feature in the through-hole, the first conductive feature hav

이 특허에 인용된 특허 (8)

  1. Woo, Christy Mei-Chu; Sanchez, John E.; Erb, Darrell M.; Marathe, Amit P., Copper interconnect with improved barrier layer.
  2. Panayotis Andricacos ; James E. Fluegel ; John G. Gaudiello ; Ronald D. Goldblatt ; Sandra G. Malhotra ; Milan Paunovic, Copper seed layer repair technique using electroless touch-up.
  3. Wang, Pin-Chin C.; Lopatin, Sergey, Depositing an adhesion skin layer and a conformal seed layer to fill an interconnect opening.
  4. Chan-Hwa Jung KR; Sung-Min Cho KR; Youn-Jin Oh KR, Method for forming copper interconnections in semiconductor component using electroless plating system.
  5. Yen Haw,TWX ; Hsia Shaw-Tzeng,TWX, Optimized tungsten contact plug process via use of furnace annealed barrier layers.
  6. Zhao Bin (Austin TX) Vasudev Prahalad K. (Austin TX) Dubin Valery M. (Cupertino CA) Shacham-Diamand Yosef (Ithaca NY) Ting Chiu H. (Saratoga CA), Selective electroless copper deposited interconnect plugs for ULSI applications.
  7. Iio Hiroki,JPX ; Hashimoto Koichi,JPX ; Futo Wataru,JPX, Semiconductor device and method for fabricating the same.
  8. Mayer, Steven T.; Rea, Mark L.; Hill, Richard S.; Kepten, Avishai; Stowell, R. Marshall; Webb, Eric G., Topography reduction and control by selective accelerator removal.
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