[특허]Semiconductor device

Semiconductor device 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-029/732 H01L-023/48 H01L-021/768 H01L-023/485
출원번호	US-0037057 (2013-09-25)
등록번호	US-9754859 (2017-09-05)
우선권정보	DE-10 2004 024 659 (2004-05-18)
발명자 / 주소	Rieger, Walter Hirler, Franz Poelzl, Martin Kotek, Manfred
출원인 / 주소	Infineon Technologies AG
대리인 / 주소	Maginot, Moore & Beck LLP
인용정보	피인용 횟수 : 0 인용 특허 : 17

초록 ▼

A semiconductor device includes a semiconductor substrate, a doped zone, a polysilicon layer and an elongate plug structure. The doped zone is within the semiconductor substrate. The polysilicon layer is disposed in a trench electrically isolated from the semiconductor substrate by an insulating layer. The elongate plug structure extends in a lateral direction in or above the semiconductor substrate. The elongate plug structure provides electrical connection between the doped zone and the polysilicon layer.

대표청구항 ▼

1. A vertical power semiconductor device comprising: a semiconductor substrate;a doped zone within the semiconductor substrate, the doped zone adjoining a first surface of the semiconductor substrate;a polysilicon layer in a trench at a front side of the semiconductor substrate, the polysilicon layer being electrically isolated from the semiconductor substrate by an insulating layer;a patterned conductive structure, wherein plug structures form parts of the same patterned conductive structure, a first portion of the plug structures forming a vertical electrical connection between a semiconductor zone and a metallization layer positioned above the semiconductor zone, and a second portion of the plug structures comprising an elongate plug structure extending in a lateral direction in or above the semiconductor substrate, the elongate plug structure providing electrical connection between the doped zone and the polysilicon layer, and wherein an electric contact interface between the elongate plug structure and the polysilicon layer is at or below the first surface; anda drain terminal on a rear side of the semiconductor substrate. 2. The vertical power semiconductor device of claim 1, wherein a bottom side of the elongate plug structure abuts on each one of the doped zone, the insulating layer and the polysilicon layer at a same vertical level with respect to the first surface. 3. The vertical power semiconductor device of claim 1, wherein the plug structures are laterally oriented trenches filled with polysilicon. 4. The vertical power semiconductor device of claim 1, wherein the plug structures are laterally oriented trenches filled with tungsten. 5. The vertical power semiconductor device of claim 1, wherein the plug structures provide electrical lines operable to carry lateral current flows within a cell array, within an edge region or within a logic region of the semiconductor device. 6. The vertical power semiconductor device of claim 5, wherein the plug structures make contact with semiconductor zones of the cell array. 7. The vertical power semiconductor device of claim 6, wherein the plug structures are positioned at least in part directly on the semiconductor zones of the cell array. 8. The vertical power semiconductor device of claim 6, wherein the plug structures are connected at least in part by the semiconductor zones of the cell array. 9. The vertical power semiconductor device of claim 6, wherein the plug structures are isolated at least in part from the semiconductor zones of the cell array by an insulation layer.

이 특허에 인용된 특허 (17)

Sakamoto Osamu (Hyogo JPX), Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM.
상세보기
Alsmeier Johann ; Mandelman Jack Allan ; O'Neill James Anthony ; Parks Christopher ; Parries Paul Christian, Deep trench cell capacitor with inverting counter electrode.
상세보기
Nitayama Akihiro,JPX ; Hieda Katsuhiko,JPX, Dynamic semiconductor memory device having a trench capacitor.
상세보기
Yilmaz Hamza (Saratoga CA) Hshieh Fwu-Iuan (San Jose CA), Edge termination structure for power MOSFET.
상세보기
Harvey Ian, Integrated circuit device interconnection techniques.
상세보기
Sugiyama Masao (Hyogo JPX) Amishiro Hiroyuki (Hyogo JPX) Higashitani Keiichi (Hyogo JPX), Interconnection structure of semiconductor device.
상세보기
Miyai, Yoichi; Yoshida, Hiroyuki, Method of forming cross point type DRAM cell.
상세보기
Sun Shih W. (Austin TX) Woo Michael P. (Austin TX), Method of making a small geometry contact using sidewall spacers.
상세보기
Doan Trung T. (Boise ID), Method of making self-aligned contacts and vertical interconnects to integrated circuits.
상세보기
Lam Chung H. (Willison VT) Lord David K. (Colchester VT) Wright Judith A. (Essex Junction VT), Method of making semiconductor trench capacitor cell having a buried strap.
상세보기
Nakagawa Akio,JPX ; Sugiyama Naoharu,JPX ; Matsudai Tomoko,JPX ; Yasuhara Norio,JPX ; Kurobe Atsusi,JPX ; Funaki Hideyuki,JPX ; Kawaguchi Yusuke,JPX ; Yamaguchi Yoshihiro,JPX, Method of manufacturing vertical power device.
상세보기
Kita Akio (Tokyo JPX), One-transistor one-capacitor memory cell structure for DRAMs.
상세보기
Hieda Katsuhiko (Wappingers Falls NY) Aoki Masami (Yokohama JPX) Hamamoto Takeshi (Kanagawa JPX), Random access memory device with trench-type one-transistor memory cell structure.
상세보기
Sakamoto,Kazuhisa, Semiconductor device with metal wire layer masking.
상세보기
Tomita, Kazuo, Semiconductor device with reduced resistance plug wire for interconnection.
상세보기
Noguchi Mitsuhiro,JPX ; Aoki Masami,JPX, Semiconductor memory device and manufacturing method thereof.
상세보기
Tanigawa Takaho (Tokyo JPX), Semiconductor memory with stacked-capacitor cells.
상세보기

내보내기 메뉴

내보내기 구분

파일저장
인쇄
메일전송

구성항목

기본정보
상세정보

관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표IPC

저장형식

Text(ASCII format)
Excel format
PIAS분석(.xls)

메일정보

받는사람 (필수): @
보내는사람 (선택): @
제목
내용: KISTI 검색결과 이메일 서비스

안내

총 건의 자료가 검색되었습니다.

다운받으실 자료의 인덱스를 입력하세요. (1-10,000)

검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다.

데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요)

다운로드 파일은 UTF-8 형태로 저장됩니다.
파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오.

Text(ASCII format)
Excel format

AI-Helper ※ AI-Helper는 을 사용합니다.

AI-Helper

안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

연합인증

Semiconductor device 원문보기

초록 ▼

대표청구항 ▼

연구과제 타임라인

이 특허에 인용된 특허 (17)

관련 콘텐츠

특허 원문 보기

IPC 상위 출원인

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표IPC 관리번호, 국가코드, 자료구분, 상태, 출원번호, 출원일자, 공개번호, 공개일자, 공고번호, 공고일자, 등록번호, 등록일자, 발명명칭(한글), 발명명칭(영문), 출원인(한글), 출원인(영문), 출원인코드, 대표출원인, 출원인국적, 출원인주소, 발명자, 발명자E, 발명자코드, 발명자주소, 발명자 우편번호, 발명자국적, 대표IPC, IPC코드, 요약, 미국특허분류, 대리인주소, 대리인코드, 대리인(한글), 대리인(영문), 국제공개일자, 국제공개번호, 국제출원일자, 국제출원번호, 우선권, 우선권주장일, 우선권국가, 우선권출원번호, 원출원일자, 원출원번호, 지정국, Citing Patents, Cited Patents
저장형식	Text(ASCII format) Excel format PIAS분석(.xls)
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

Semiconductor device 원문보기

초록 ▼

대표청구항 ▼

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

이 특허에 인용된 특허 (17)

관련 콘텐츠

특허 원문 보기

IPC 상위 출원인

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트