[특허]Full pad coverage boundary scan

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G01R-031/317 G01R-031/3185 G01R-031/3177
출원번호	US-0143454 (2016-04-29)
등록번호	US-9791505 (2017-10-17)
발명자 / 주소	Narayanan, Prakash Mittal, Rajesh Mehrotra, Rajat
출원인 / 주소	TEXAS INSTRUMENTS INCORPORATED
대리인 / 주소	Neerings, Ronald O.
인용정보	피인용 횟수 : 0 인용 특허 : 22

초록 ▼

An integrated circuit, comprising functional circuitry and testing circuitry. A first set of pads is operable in a first state for communicating testing signals to the testing circuitry and operable in a second state for communicating input/output signals to the functional circuitry. A second set of pads, differing from the first set of pads, is operable in the second state for communicating testing signals to the testing circuitry for testing signals associated in the second state with the first set of pads.

대표청구항 ▼

1. An integrated circuit, comprising: functional circuitry;testing circuitry;a first set of pads operable in a first state for communicating testing signals to the testing circuitry and operable in a second state for communicating input/output signals to the functional circuitry; anda second set of pads, differing from the first set of pads, operable in the second state for communicating testing signals to the testing circuitry for testing signals associated in the second state with the first set of pads. 2. The integrated circuit of claim 1 wherein the testing circuitry comprises a configurable scan chain comprising a plurality of scan cells, wherein each cell in the plurality of scan cells is associated with a respective pad in one of the first set of pads and the second set of pads. 3. The integrated circuit of claim 2 and further comprising: circuitry for configuring the configurable scan chain in the first state so that a first set of pads communicate testing signals that bypass respective scan cells in the configurable scan chain; andcircuitry for configuring the configurable scan chain in the second state so that the second set of pads communicate testing signals that bypass respective scan cells in the configurable scan chain and are for testing boundary cells connected in the second state to respective pads in the first set of pads. 4. The integrated circuit of claim 2 wherein each scan cell in the plurality of scan cells comprises: a serial register for receiving serial chain data; andcircuitry for blocking serial chain data in the serial register from reaching a pad corresponding to the serial register when the cell is operated for communicating testing signals to the testing circuitry for testing signals associated in the second state with the first set of pads. 5. The integrated circuit of claim 1 wherein the testing signals in the first state and the testing signals in the second state comprise JTAG signals. 6. The integrated circuit of claim 1 wherein the first set of pads comprises dual use pads. 7. The integrated circuit of claim 1 wherein the first set of pads comprise pads for at one time communicating JTAG testing signals and pads for another time communicating UART signals. 8. The integrated circuit of claim 1 wherein the first set of pads comprise pads for at one time communicating JTAG testing signals and pads for at another time communicating SPI signals. 9. The integrated circuit of claim 1 wherein the first set of pads comprise pads for at one time communicating JTAG testing signals and pads for at another time communicating functional interface signals. 10. The integrated circuit of claim 1 wherein a total number of pads for the integrated circuit equals 16 or less pads. 11. The integrated circuit of claim 1 wherein a total number of pads for the integrated circuit equals 32 or less pads. 12. The integrated circuit of claim 1 wherein a total number of pads for the integrated circuit equals 64 or less pads.

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