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Semiconductor device with reduced via resistance

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/20
  • H01L-021/768
  • H01L-023/532
  • H01L-023/522
  • H01L-023/528
  • C23F-004/00
  • C23F-001/44
출원번호 US-0070411 (2016-03-15)
등록번호 US-9859160 (2018-01-02)
발명자 / 주소
  • Murray, Conal E.
  • Yang, Chih-Chao
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Gooshaw, Isaac J.
인용정보 피인용 횟수 : 0  인용 특허 : 24

초록

A method of fabricating a semiconductor interconnect structure by providing a semiconductor structure that includes two dielectric layers. The first dielectric layer has an embedded electrically conductive structure. A second dielectric layer is located above the first dielectric layer. The second d

대표청구항

1. A method of fabricating a semiconductor interconnect structure, the method comprising: providing a semiconductor structure including a first dielectric layer having a first electrically conductive structure embedded therein, a second dielectric layer located above the first dielectric layer, the

이 특허에 인용된 특허 (24)

  1. James A. Cunningham, Arrangement and method for improved downward scaling of higher conductivity metal-based interconnects.
  2. Pan, Shing-Chyang; Kuo, Han-Hsin; Ko, Chung-Chi; Hsieh, Ching-Hua, Barrier layer for copper interconnect.
  3. Yang, Chih-Chao; Nitta, Satya V., Bilayer metal capping layer for interconnect applications.
  4. Sudijono, John; Hsia, Liang Ch O; Ping, Liu Wu, Copper recess formation using chemical process for fabricating barrier cap for lines and vias.
  5. Dubin Valery M. ; Shacham-Diamand Yosef ; Ting Chiu H. ; Zhao Bin ; Vasudev Prahalad K., Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications.
  6. Nariman Homi E. ; Fulford ; Jr. H. Jim, High-reliability damascene interconnect formation for semiconductor fabrication.
  7. Yang, Chih-Chao; Murray, Conal E., Interconnect structure and method for Cu/ultra low k integration.
  8. Yang, Chih-Chao; Hsu, Louis C.; Joshi, Rajiv V., Interconnect structure and method for forming the same.
  9. Fang Sychyi ; Pan Chaunbin ; Tzeng Sing-Mo ; Chiang Chien, Interconnect structure and method to achieve unlanded vias for low dielectric constant materials.
  10. Yang, Chih-Chao; Hu, Chao-Kun, Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration.
  11. Yang, Chih-Chao; Chanda, Kaushik; Edelstein, Daniel C., Interconnect structures, design structure and method of manufacture.
  12. Yang, Chih-Chao; Bergendahl, Marc A.; Holmes, Steven J.; Horak, David V.; Koburger, III, Charles W.; Ponoth, Shom, Metal alloy cap integration.
  13. Yang, Chih-Chao; Wang, Ping-Chuan; Wang, Yun-Yu, Metal cap for interconnect structures.
  14. Yang, Chih-Chao; Wong, Keith Kwong Hon, Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric.
  15. Anderson,Paul E., Method of forming a feature having a high aspect ratio.
  16. Krishnan Ajay (Austin TX) Kumar Nalin (Austin TX), Multilevel metallization process for electronic components.
  17. Hsu Wei-Yung ; Hong Qi-Zhong, Reduced temperature contact/via filling.
  18. Watanabe, Tadayoshi; Usui, Takamasa, Semiconductor device and method of fabricating the same.
  19. Murray, Conal E.; Yang, Chih-Chao, Semiconductor device with reduced via resistance.
  20. Yang, Chih Chao; Spooner, Terry A.; van der Straten, Oscar, Structure and method for metal integration.
  21. Mehta, Sanjay C.; Edelstein, Daniel C.; Fitzsimmons, John A.; Grunow, Stephan; Nye, III, Henry A.; Rath, David L., Structure and method of chemically formed anchored metallic vias.
  22. Dubin Valery M. (Cupertino CA) Schacham-Diamand Yosi (Ithaca NY) Zhao Bin (Irvine CA) Vasudev Prahalad K. (Austin TX) Ting Chiu H. (Saratoga CA), Use of cobalt tungsten phosphide as a barrier material for copper metallization.
  23. Yang, Chih-Chao; Edelstein, Daniel C.; Standaert, Theodorus E., Via gouged interconnect structure and method of fabricating same.
  24. Suzuki, Kenji; Gomi, Atsushi; Jomen, Miho, Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer.
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