메모리 소자, SoC, 고속 마이크로프로세서, IMT-2000용 소자, MEMS 센서 Smart power IC 및 PDP 구동 IC용 소자 구조는 벌크 실리콘 웨이퍼 기반 구조를 가지고 있어, 저전력 소모화, 고속화, 고집적화의 한계에 와 있다. 이 극복을 위해 기존의 실리콘 웨이퍼 기반 고조 대비 소자 동작 속도가 20∼40% 향상되고, 전력 소비가 2∼4배 감소되며, SER의 불량 발생이 2∼3배 감소되는 나노 SOI 기반 소자 구조가 필수적으로 개발되어야 한다. 본 과제는 나노 SOI 웨이퍼 제작 및 고성능 나노 SOI
메모리 소자, SoC, 고속 마이크로프로세서, IMT-2000용 소자, MEMS 센서 Smart power IC 및 PDP 구동 IC용 소자 구조는 벌크 실리콘 웨이퍼 기반 구조를 가지고 있어, 저전력 소모화, 고속화, 고집적화의 한계에 와 있다. 이 극복을 위해 기존의 실리콘 웨이퍼 기반 고조 대비 소자 동작 속도가 20∼40% 향상되고, 전력 소비가 2∼4배 감소되며, SER의 불량 발생이 2∼3배 감소되는 나노 SOI 기반 소자 구조가 필수적으로 개발되어야 한다. 본 과제는 나노 SOI 웨이퍼 제작 및 고성능 나노 SOI 웨이퍼의 시작 sample 제작에 있으며, 다음과 같은 연구 성과를 확보하였다. 나노 cleavage 기술, 나노 토포그라피 CMP 기술, 나노 표면 처리 기술의 융합에 의해 웨이퍼 표면 roughness 0.4㎚를 달성하였다. 나노 복합 SiGe층 성장 기술, 저에너지 수소이온 주입 기술의 융합에 의해 균일 나노 변위 복합층 성장 기술을 확보하였다. 슈퍼실리콘 웨이퍼 기술, 무결함 본딩 기술, 무결함 및 저단가 공정 설계 기술의 융합에 의해 소자 동작 영역의 무결정 결함 기술을 확보하였다. 또한 초미세 표면 결정 결함 분석 기술 및 고성능 나노 SOI 소자 컴퓨터 모사 기술 등의 융합에 의해 proto type의 나노 SOI 웨이퍼를 제작하였다. 상기 과제 수행 중 8인치 및 12인치 나노 SOI 공정 기술을 개발하였으며, 부가적으로 나노 SOI 공정 기술에 있어서 필수 공정인 STI CMP용 나노 세리아 슬러리, 나노 scale 표면 roughness 제거요 CMP 설비의 End-point 계측기술, 나노 소자용 기판 웨이퍼의 BMD 제어용 고온 고속 RTA, 12인치 자동 수직 본더, Single wafer-type의 저에너지 수소 이온 주입기, 고성능 나노 SOI 소자 컴퓨터 모사 기술 등을 개발하였으며, 관련 기업체에 기술 이전을 실시하였다.
Abstract▼
When the top silicon thickness in SOI(Silicon on Insulator) MOSFETs structure is reduced to the range of less than 20㎚, the size effect of nano SOI which is quantum phenomena occurs and the phonon -limited electron mobility is also reduced resulted from the reduction of inversion layer. Therefore, t
When the top silicon thickness in SOI(Silicon on Insulator) MOSFETs structure is reduced to the range of less than 20㎚, the size effect of nano SOI which is quantum phenomena occurs and the phonon -limited electron mobility is also reduced resulted from the reduction of inversion layer. Therefore, the aim of this project is to develope the structure of strained Si/SiGe/SiOz/Si by the inserting of SiGe layer between top silicon and BOX(Buried Oxide) in order to solve the problem of degradation of electron mobility. By the inserting of SiGe layer, we can considerably minimize the effect of holes, generated by impact ionization occurring at the drain edge region, on the source edge region of channel. This is attributed to the holes I confinement into SiGe layer. In addition, the trapped holes flow easily to the source region because the source to body barrier in SiGe layer is lower than Si
※ AI-Helper는 부적절한 답변을 할 수 있습니다.