초록 ▼

2. 연구의 목적 및 중요성 가. 연구개발의 목적 0.6/㎛ 설계룰을 갖는 16M DRAM의 시험생산과 0.4㎛급 64M DRAM의 시제품제작에 요구 되는 최소선폭 가공기술과 0.4×0.6㎛2의 Contact, 0.6×0.6㎛2의Via 형성을 포함하는 다층 배선기술을 개발하고자 한다. 나. 연구개발의 중요성 설계룰의 축소에 따라 Topology가 있는 3차원 소자의 Patterning을 위하여 Optical Lithography에 있어서는 0.4㎛의 해상도와 Full Field에서의 Focus Margin, 0.1㎛이하의 Overl

2. 연구의 목적 및 중요성 가. 연구개발의 목적 0.6/㎛ 설계룰을 갖는 16M DRAM의 시험생산과 0.4㎛급 64M DRAM의 시제품제작에 요구 되는 최소선폭 가공기술과 0.4×0.6㎛2의 Contact, 0.6×0.6㎛2의Via 형성을 포함하는 다층 배선기술을 개발하고자 한다. 나. 연구개발의 중요성 설계룰의 축소에 따라 Topology가 있는 3차원 소자의 Patterning을 위하여 Optical Lithography에 있어서는 0.4㎛의 해상도와 Full Field에서의 Focus Margin, 0.1㎛이하의 Overlay Margin을 가질 수 있는 기술 확보가 당면 과제이다. 이를 위하여 Excimer Laser, 변형 조명계 및 공간 필터 삽입 등에 의한 i-Line Stepper의 개선 또는 위상 반전 마스크의 적용 등의 광학적 Image의 개선과 Sub Pattern 또는 기판으로부터의 빛의 반사에 기인한 notching 또는 정재파 현상 등을 해결하기 위한 레지스트 특성개선의 연구가 요구된다. Dry Etching 기술은 미세 패턴형성에만 그치지 않고 Wafer 기판에 주는 Damage를 최소화 하는 연구도 병행되어 한다. 즉 System 개발 측면에서는 낮은 Chamber 압력하에서 작은 Energy를 갖는 Ion Density가 큰 Plasma를 형성하여 수직형 Profile을 유지하고 고속 Etching을 해결하는 방향의 연구가 추진된다.

Abstract ▼

High resolution I-line Photoresist and ARC Process have been developed to provide 0.6 of full chip focus ㎛ margin for 0.4㎛ line and space with 0.52 NA. With MLR process, full field define was achieved by minimizing residual polymer and vertical resist profile.
In addition to the above technologie

High resolution I-line Photoresist and ARC Process have been developed to provide 0.6 of full chip focus ㎛ margin for 0.4㎛ line and space with 0.52 NA. With MLR process, full field define was achieved by minimizing residual polymer and vertical resist profile.
In addition to the above technologies, modified illumination for repeating line and space and FLEX process for isolated patterns enabled the resolution increase and l.6㎛ of focus margin for 0.4×0.4㎛² contact hole respectively. Alignment accuracy has been improved up to 0.4㎛ for all the layers including metal line through optimizing the alignment key structure and the parameter with ARC

목차 Contents

• 표지 ...1
• 제출문 ...2
• 요약문 ...3
• 목차 ...11
• SUMMARY ...12
• CONTENTS ...14
• 제1장 Lithography 공정개발 ...16
• 제1절 서론 ...16
• 제2절 본론 ...20
• 1. i-Line Photoresist 평가 및 ARC 개발 ...20
• 2. MLR 공정개발 ...35
• 3. 변형조명계의 최적화 ...46
• 4. FLEX 공정개발 ...54
• 5. Alignment Accuracy 개선 ...62
• 제3절 결론 ...69
• 제2장 Etch 공정개발 ...71
• 제1절 서론 ...71
• 제2절 본론 ...72
• 1. 0.6μm Etching 공정기술개발 ...72
• 2. 0.4μm Etching 공정기술개발 ...78
• 제3절 결론 ...112
• 제3장 Metallization 공정개발 ...114
• 제1절 서론 ...114
• 제2절 본론 ...115
• 1. Al Metallization 공정개발 ...115
• 2. W Metallization 공정개발 ...136
• 제3절 결론 ...159
• 제4장 Dilectric 평탄화 공정개발 ...161
• 제1절 서론 ...161
• 제2절 본론 ...162
• 1. SOG를 이용한 IMD 평탄화 공정 ...162
• 2. O₃-TEOS Oxide를 이용한 평탄화 공정 ...172
• 3. 64M DRAM을 통한 IMD 구조 최적화 ...174
• 제3절 결론 ...183
• 참고문헌 ...185