초록
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연구의 목적 및 내용

Negative capacitance라는 새로운 개념을 CMOS gate stack에 도입함으로써, thermionic emission mechanism을 가진 기존 silicon CMOS devic...

연구의 목적 및 내용

Negative capacitance라는 새로운 개념을 CMOS gate stack에 도입함으로써, thermionic emission mechanism을 가진 기존 silicon CMOS device의 물리적 한계를 극복하는 기초 연구를 수행하는 데에 최종 목표를 둔다. 위상학적 절연체와 강유전체를 사용하여 negative capacitance를 구현하고 이를 gate stack에 적용하여 60 mV/decade 이하의 subthreshold slope과 0.5 V 이하의 구동전압을 가지는 저전력 CMOS Device 제작 및 동작 이론을 검증한다.

연구결과

(연구 내용 1) Ferroelectric insulator를 이용한 저전력 steep switching 트랜지스터 제작
(1) P(VDF0.75-TrFE0.25) 재료를 이용하여 ferroelectric negative capacitor를 제작함
- negative capacitance에 의한 voltage amplification 현상을 실험적으로 확인함
(2) 제작된 ferroelectric capacitor를 이용하여 steep switching 특성을 가지는 NCFET을 실험적으로 구현함
- SS = 100 mV/dec 수준의 MOSFET이 negative capacitance effect에 의하여 SS = 18 mV/dec 까지 향상됨
(3) 온도에 따른 NCFET의 특성을 실험적으로 확인함
- 300 K에서 SS = 15 mV/dec의 값을 가지는 NCFET이 400 K에서 SS = 24 mV/dec의 값을 나타냄
(4) Hysteresis-free 특성을 가지는 NCFET을 실험적으로 구현함
- 0.1 V이하의 hysteresis window와 함께 약 48 mV/dec의 평균 SS값을 구현함

(연구 내용 2) Topological insulator를 이용한 저전력 steep switching 트랜지스터 제작
(1) Bi2Te3 재료를 이용하여 Topological insulator의 quantum capacitance에 대해 실험적으로 확인함
- Bi2Te3/SiO2 구조에서 quantum capacitance에 의해 total capacitance가 작아지는 것을 확인함
(2) capacitance amplification 현상을 통해 negative quantum capacitance (NQC)를 실험적으로 확인함
- 특정 전압 조건에서 Ti + MOS capacitance가 MOS만의 capacitance보다 커지는 것을 확인함
(3) NCQ를 CMOS gate stack에 적용하여 steep switching MOS device을 실험적으로 구현함
- 상온에서 SS = 15mV/decade의 스위칭 특성을 가지는 NQCFET 구현함

연구결과의 활용계획

(학문적 파급효과) Negative capacitance라는 학문분야를 확대/발전시켜 새로운 기초학문분야 기반 설립
(기술적 파급효과) Negative capacitance라는 신기술 분야 개척 및 steep switching 반도체 소자를 활용한 저전력 반도체 소자 연구 활성화
(사회/경제적 파급효과) 저전력 기반의 웨어러블 디바이스 및 휴먼 인터페이스 소자 기술개발의 원동력 제공, 그리고 신소재를 활용한 저전력 트랜지스터 개발 통한 비메모리 반도체 시장 점유율 향상

(출처 : 요약문 4p)

Abstract
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Purpose & contents

A study to overcome the physical limit of thermionic emission process in CMOS devices is to be performed...

Purpose & contents

A study to overcome the physical limit of thermionic emission process in CMOS devices is to be performed using the novel concept of negative capacitance. The negative capacitance will be demonstrated using topological insulators and ferroelectric materials, and then a novel CMOS gate stack with the topological insulators (or ferroelectric materials) will be developed to implement sub-10-nm CMOS devices with features of sub-60 mV/decade sub-threshold slope and power supply voltage of < 0.5 V.

Result

(Content 1) Fabrication of low-power transistor using ferroelectric insulator
(1) fabricated ferroelectric negative capacitor using P(VDF0.75-TrFE0.25) material
- experimentally confirmed voltage amplification phenomenon caused by negative capacitance
(2) experimentally demonstrated　steep switching NCFET using the fabricated ferroelectric capacitor
- Because of negative capacitance effect, SS of MOSFET is improved from 100 mV/dec to 18 mV/dec
(3) experimentally investigated the impact of temperature on NCFET
- SS is slightly increased with increasing temperature
(i.e., degrading from 15 mV/dec at 300 K to 24 mV/dec at 400 K)
(4) experimentally demonstrated NCFET with hysteresis-free characteristic
- demonstrated hysteresis window < 0.1 V, average SS = 48 mV/dec

(Content 2) Fabrication of low-power steep switching transistor using topological insulator
(1) experimentally confirmed quantum capacitance of topological insulator using Bi2Te3 material
- checked reduced total capacitance in Bi₂Te₃/SiO₂ bi-layer structure due to quantum capacitance
(2) experimentally demonstrated negative quantum capacitance (NQC) with capacitance amplification
- confirmed that Ti + MOS capacitance is bigger than single MOS　capacitance under certain voltage bias
(3) experimentally demonstrated steep switching MOS device by applying NQC to CMOS gate stack
- Demonstrated NQCFET with SS = 15 mV/decade switching characteristic at 300 K

Expected Contribution

(Contribution in Academia) Pioneering a novel research field of negative capacitance
(Contribution in Technology) A unprecedented technology of negative capacitance for steep switching CMOS devices
(Contribution in Society/Economy) Key component technology for future low-power wearable device and human-interface device, and increasing the market share in the sector of non-memory semiconductor business

(출처 : SUMMARY 5p)

• 표지 ... 1
• 목차 ... 2
• 연구계획 요약문 ... 3
• 연구결과 요약문 ... 4
• 한글요약문 ... 4
• SUMMARY ... 5
• 연구내용 및 결과 ... 6
• 1. 연구개발과제의 개요 ... 6
• 2. 국내외 기술개발 현황 ... 8
• 3. 연구수행 내용 및 결과 ... 9
• 4. 목표달성도 및 관련분야에의 기여도 ... 24
• 5. 연구결과의 활용계획 ... 35
• 6. 연구과정에서 수집한 해외 과학기술정보 ... 35
• 7. 주관연구책임자 대표적 연구실적 ... 36
• 8. 참고문헌 ... 37
• 9. 연구성과 ... 38
• 10. 국가과학기술지식정보서비스에 등록한 연구시설‧장비 현황 ... 54
• 11. 연구개발과제 수행에 따른 연구실 등의 안전조치 이행실적 ... 55
• 12. 기타사항 ... 56
• 별첨1 대 표 연 구 실 적 ... 57
• 별첨2 세부 목표 관련 증빙 ... 67
• 끝페이지 ... 89

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참고문헌

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