본 논문에서는 음성이나 오디오 신호 처리용 ASIC에 사용될 수 있는 DSP 코어의 설계에 관하여 연구하였다. 다양한 음성 및 오디오 신호 처리 기법들의 분석을 통하여 DSP 코어가 갖추어야 할 특징들을 추출하였고, 이를 바탕으로 DSP 코어의 아키텍쳐 및 명령어를 설계하였다. 설계된 DSP 코어는 음성 신호 처리와 오디오 신호 처리를 효율적으로 수행하기 위하여 기본적인 DSP 명령 이외에 MIN/MAX, AMIN/AMAX 및 조건부 실행 명령 조건부 이동 명령을 갖고 있고, 프로그램 버스와 분리된 두 개의 데이터 버스와 함께 조건부 이동 명령을 사용함으로써 데이터 병목 현상을 효과적으로 줄일 수 있다. 또한 하드웨어 루프를 이용한 효율적인 프로그래밍을 위하여 CONTC나 BRKC와 같은 특수한 흐름 제어 명령을 설계하였다. DSP 코어는 응용 분야에 따라 데이터 길이를 16 ∼ 24-bit로 구성할 수 있다. 빠른 동작 주파수와 함께 작은 크기와 낮은 소비전력으로 DSP 코어를 설계하기 위하여 프로세서를 구성하는 세부 블록에 대한 ...
본 논문에서는 음성이나 오디오 신호 처리용 ASIC에 사용될 수 있는 DSP 코어의 설계에 관하여 연구하였다. 다양한 음성 및 오디오 신호 처리 기법들의 분석을 통하여 DSP 코어가 갖추어야 할 특징들을 추출하였고, 이를 바탕으로 DSP 코어의 아키텍쳐 및 명령어를 설계하였다. 설계된 DSP 코어는 음성 신호 처리와 오디오 신호 처리를 효율적으로 수행하기 위하여 기본적인 DSP 명령 이외에 MIN/MAX, AMIN/AMAX 및 조건부 실행 명령 조건부 이동 명령을 갖고 있고, 프로그램 버스와 분리된 두 개의 데이터 버스와 함께 조건부 이동 명령을 사용함으로써 데이터 병목 현상을 효과적으로 줄일 수 있다. 또한 하드웨어 루프를 이용한 효율적인 프로그래밍을 위하여 CONTC나 BRKC와 같은 특수한 흐름 제어 명령을 설계하였다. DSP 코어는 응용 분야에 따라 데이터 길이를 16 ∼ 24-bit로 구성할 수 있다. 빠른 동작 주파수와 함께 작은 크기와 낮은 소비전력으로 DSP 코어를 설계하기 위하여 프로세서를 구성하는 세부 블록에 대한 아키텍처최적화 과정을 수행하였다. 설계된 프로세서로 오디오 복호화 시스템 구현하여 기능을 검증하였다. DSP 코어는 0.25 ㎛ 표준셀 공정으로, 다양한 데이터 길이에 대하여 합성을 수행하였다. 합성된 프로세서 코어는 약 59 MHz의 동작 주파수를 갖는다.
본 논문에서는 음성이나 오디오 신호 처리용 ASIC에 사용될 수 있는 DSP 코어의 설계에 관하여 연구하였다. 다양한 음성 및 오디오 신호 처리 기법들의 분석을 통하여 DSP 코어가 갖추어야 할 특징들을 추출하였고, 이를 바탕으로 DSP 코어의 아키텍쳐 및 명령어를 설계하였다. 설계된 DSP 코어는 음성 신호 처리와 오디오 신호 처리를 효율적으로 수행하기 위하여 기본적인 DSP 명령 이외에 MIN/MAX, AMIN/AMAX 및 조건부 실행 명령 조건부 이동 명령을 갖고 있고, 프로그램 버스와 분리된 두 개의 데이터 버스와 함께 조건부 이동 명령을 사용함으로써 데이터 병목 현상을 효과적으로 줄일 수 있다. 또한 하드웨어 루프를 이용한 효율적인 프로그래밍을 위하여 CONTC나 BRKC와 같은 특수한 흐름 제어 명령을 설계하였다. DSP 코어는 응용 분야에 따라 데이터 길이를 16 ∼ 24-bit로 구성할 수 있다. 빠른 동작 주파수와 함께 작은 크기와 낮은 소비전력으로 DSP 코어를 설계하기 위하여 프로세서를 구성하는 세부 블록에 대한 아키텍처 최적화 과정을 수행하였다. 설계된 프로세서로 오디오 복호화 시스템 구현하여 기능을 검증하였다. DSP 코어는 0.25 ㎛ 표준셀 공정으로, 다양한 데이터 길이에 대하여 합성을 수행하였다. 합성된 프로세서 코어는 약 59 MHz의 동작 주파수를 갖는다.
This thesis studies on a design of DSP core which achieves sufficient signal processing performance to implement speech and audio signal processing tasks. Based on analyses of various speech and audio signal processing techniques, architecture and instruction set of DSP core is determined. The DSP c...
This thesis studies on a design of DSP core which achieves sufficient signal processing performance to implement speech and audio signal processing tasks. Based on analyses of various speech and audio signal processing techniques, architecture and instruction set of DSP core is determined. The DSP core has many efficient instructions for audio and speech signal processing such as MIN/MAX, AMIN/AMAX, conditional execution, and conditional data move. Memory bottleneck can be reduced by using conditional data move instructions. To achieve efficient hardware loop and easy programmability, CONTC and BRKC are supported, which are same as continue and break in C language, respectively. architectural optimization is performed for fast execution speed, small chip area, and low power consumption.
The DSP core is synthesised by using 0.25 ㎛ CMOS standard cell library. The DSP core has a variable data word length; a word-length can be selected between 16 and 24 bits to best meet the needs of the application. The DSP core operates at 59 MHz system clock.
This thesis studies on a design of DSP core which achieves sufficient signal processing performance to implement speech and audio signal processing tasks. Based on analyses of various speech and audio signal processing techniques, architecture and instruction set of DSP core is determined. The DSP core has many efficient instructions for audio and speech signal processing such as MIN/MAX, AMIN/AMAX, conditional execution, and conditional data move. Memory bottleneck can be reduced by using conditional data move instructions. To achieve efficient hardware loop and easy programmability, CONTC and BRKC are supported, which are same as continue and break in C language, respectively. architectural optimization is performed for fast execution speed, small chip area, and low power consumption.
The DSP core is synthesised by using 0.25 ㎛ CMOS standard cell library. The DSP core has a variable data word length; a word-length can be selected between 16 and 24 bits to best meet the needs of the application. The DSP core operates at 59 MHz system clock.
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