고속 디지털 시스템을 구성하고 있는 다층 인쇄 회로 기판(PCB)에서 via가 신호의 충실도(signal integrity)와 지연 시간(propagation delay)에 미치는 영향을 분석하였다. 첫째로 via의 회로 모델링 방법에 관하여 논하였다. Via의 전기적 특성을 정확히 얻기 위하여 via에 대한 회로 모델을 제시하였으며 HSPICE ...
고속 디지털 시스템을 구성하고 있는 다층 인쇄 회로 기판(PCB)에서 via가 신호의 충실도(signal integrity)와 지연 시간(propagation delay)에 미치는 영향을 분석하였다. 첫째로 via의 회로 모델링 방법에 관하여 논하였다. Via의 전기적 특성을 정확히 얻기 위하여 via에 대한 회로 모델을 제시하였으며 HSPICE 시뮬레이션을 수행하여 전기적 특성을 살펴보았다. 일반적으로 via를 커패시티브 특성만을 고려하여 모델링 하지만, via에 연결되어 있는 신호선의 특성 임피던스에 따라 via가 커패시티브 특성을 나타내기도 하고 인덕티브 특성을 보이기도 한다. 둘째로 한 개의 via에 의해 발생하는 신호의 지연 시간을 측정할 수 있는 방법을 제안하였다. 한 개의 via에 의해 발생하는 신호의 지연 시간은 매우 짧기 때문에 직접적으로 그것을 측정하기는 쉽지 않다. 따라서, 신호가 여러 개의 via를 통과하면서 발생하는 지연 시간을 측정하여 한 개의 via 때문에 발생되는 신호의 지연 시간을 추출하였다. 마지막으로, 8층 인쇄 회로 기판(PCB)상의 스루홀(through-hole) 타입 via의 TDR/TDT 측정을 통해 앞서 제시한 via의 전기적 특성 및 한 개의 via에 의해 발생되는 신호의 지연 시간을 확인하였다. 그 결과, 8층 인쇄 회로 기판(PCB)의 스루홀(through-hole) 타입의 via 한 개에 의해 발생하는 신호의 지연 시간이 약 12psec 정도로 측정 되었으며, 단 두개의 via만을 고려하더라도 신호 지연이 24psec가 된다. 이는 5cm의 신호선을 신호가 전파하는데 걸리는 시간의 약 8%에 해당하는 시간으로, 시스템의 타이밍 마진이 수십 psec밖에 되지 않는 최근의 고속 시스템에서 via에 의해 발생되는 시간 지연 효과를 무시할 수 없고, 따라서 고속 시스템 설계시 via의 개수, 위치 등을 신중하게 고려해서 설계해야 한다.
고속 디지털 시스템을 구성하고 있는 다층 인쇄 회로 기판(PCB)에서 via가 신호의 충실도(signal integrity)와 지연 시간(propagation delay)에 미치는 영향을 분석하였다. 첫째로 via의 회로 모델링 방법에 관하여 논하였다. Via의 전기적 특성을 정확히 얻기 위하여 via에 대한 회로 모델을 제시하였으며 HSPICE 시뮬레이션을 수행하여 전기적 특성을 살펴보았다. 일반적으로 via를 커패시티브 특성만을 고려하여 모델링 하지만, via에 연결되어 있는 신호선의 특성 임피던스에 따라 via가 커패시티브 특성을 나타내기도 하고 인덕티브 특성을 보이기도 한다. 둘째로 한 개의 via에 의해 발생하는 신호의 지연 시간을 측정할 수 있는 방법을 제안하였다. 한 개의 via에 의해 발생하는 신호의 지연 시간은 매우 짧기 때문에 직접적으로 그것을 측정하기는 쉽지 않다. 따라서, 신호가 여러 개의 via를 통과하면서 발생하는 지연 시간을 측정하여 한 개의 via 때문에 발생되는 신호의 지연 시간을 추출하였다. 마지막으로, 8층 인쇄 회로 기판(PCB)상의 스루홀(through-hole) 타입 via의 TDR/TDT 측정을 통해 앞서 제시한 via의 전기적 특성 및 한 개의 via에 의해 발생되는 신호의 지연 시간을 확인하였다. 그 결과, 8층 인쇄 회로 기판(PCB)의 스루홀(through-hole) 타입의 via 한 개에 의해 발생하는 신호의 지연 시간이 약 12psec 정도로 측정 되었으며, 단 두개의 via만을 고려하더라도 신호 지연이 24psec가 된다. 이는 5cm의 신호선을 신호가 전파하는데 걸리는 시간의 약 8%에 해당하는 시간으로, 시스템의 타이밍 마진이 수십 psec밖에 되지 않는 최근의 고속 시스템에서 via에 의해 발생되는 시간 지연 효과를 무시할 수 없고, 따라서 고속 시스템 설계시 via의 개수, 위치 등을 신중하게 고려해서 설계해야 한다.
The effect of via in multilayer printed circuit boards (PCBs) on signal integrity and signal delay time of high-speed digital systems was analyzed. First, the techniques of the circuit modeling of via are discussed. Electrical behaviors of via in interconnects according to its circuit model are char...
The effect of via in multilayer printed circuit boards (PCBs) on signal integrity and signal delay time of high-speed digital systems was analyzed. First, the techniques of the circuit modeling of via are discussed. Electrical behaviors of via in interconnects according to its circuit model are characterized through HSPICE simulation. Based on these results, via can behave as being capacitive or inductive according to the characteristic impedance of signal lines, which is different from the fact that via is generally regarded as being only capacitive. The proposed electrical characteristic of via is verified by results of TDR/TDT measurement of through-hole type via in 8-layer PCBs. Second, the methodology of measurement of delay caused by via is proposed. Because it is so difficult to measure the electrical delay of signal passing through one via, the delay caused by single via is extracted from measuring the delay when the signal passes through several vias. For an example, the signal delay time of 12psec caused by a through-hole type via in 8-layer PCBs was obtained. For just two vias, the delay time is about 24psec and it is about 8% of flight time of 5cm signal line.
The effect of via in multilayer printed circuit boards (PCBs) on signal integrity and signal delay time of high-speed digital systems was analyzed. First, the techniques of the circuit modeling of via are discussed. Electrical behaviors of via in interconnects according to its circuit model are characterized through HSPICE simulation. Based on these results, via can behave as being capacitive or inductive according to the characteristic impedance of signal lines, which is different from the fact that via is generally regarded as being only capacitive. The proposed electrical characteristic of via is verified by results of TDR/TDT measurement of through-hole type via in 8-layer PCBs. Second, the methodology of measurement of delay caused by via is proposed. Because it is so difficult to measure the electrical delay of signal passing through one via, the delay caused by single via is extracted from measuring the delay when the signal passes through several vias. For an example, the signal delay time of 12psec caused by a through-hole type via in 8-layer PCBs was obtained. For just two vias, the delay time is about 24psec and it is about 8% of flight time of 5cm signal line.
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