최근 정보의 양과 종류가 다양해짐에 따라 통신망은 고속화되고 영상과 음성등의 멀티미디어 자료와 같은 실시간 데이터 전송에 대한 수오가 증가하는 추세이다. 따라서 고속 정보 전송 과정에서 발생할 수 있는 에러의 복구도 고속으로 진행된다. Reed-Solomon 부호는 적은 패리티 검사 디지트로도 강력한 에러 정정 능력을 갖는 에러 정정 부호로 비2진 형태이어서 산발에러(random error)뿐만 아니라 연집 에러(burst error)에도 강한 특성을 가지며 현재 위성통신, 무선통신, ...
최근 정보의 양과 종류가 다양해짐에 따라 통신망은 고속화되고 영상과 음성등의 멀티미디어 자료와 같은 실시간 데이터 전송에 대한 수오가 증가하는 추세이다. 따라서 고속 정보 전송 과정에서 발생할 수 있는 에러의 복구도 고속으로 진행된다. Reed-Solomon 부호는 적은 패리티 검사 디지트로도 강력한 에러 정정 능력을 갖는 에러 정정 부호로 비2진 형태이어서 산발에러(random error)뿐만 아니라 연집 에러(burst error)에도 강한 특성을 가지며 현재 위성통신, 무선통신, 데이터 통신, 컴퓨터의 저장 시스템 등에서 널리 이용되고 있다. 본 논문은 위성방송용으로 제안되고 있는 DAVIC/DVB 표준안에 따라 GF(2^8)상의 8중 에러정정 (204,188) Reed-Solomon 복호기 칩 개발에 최종 목표를 두고, 데이터 전송률을 높이기 위해서, 칩의 크기보다는 동작 속도에 주안점을 두고 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러위치다항식을 구한 후, 에러의 위치를 판단하여, 에러 크기를 구하는 4단계로 이루어지는데, 본 논문에서는 Euclid 알고리즘에서 수행되는 역원 계산을 피하기 위해서 Modified Euclid Algorithm(MEA)을 사용하여 설계하였다. 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog-HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 및 타이밍 시뮬레이션을 하였고, 0.25㎛ CMOS 라이브러리를 이용하여 Synopsys사의 툴로 회로합성을 한 후, 최종적으로 후반부 설계인 레이아웃까지 시행하였다.
최근 정보의 양과 종류가 다양해짐에 따라 통신망은 고속화되고 영상과 음성등의 멀티미디어 자료와 같은 실시간 데이터 전송에 대한 수오가 증가하는 추세이다. 따라서 고속 정보 전송 과정에서 발생할 수 있는 에러의 복구도 고속으로 진행된다. Reed-Solomon 부호는 적은 패리티 검사 디지트로도 강력한 에러 정정 능력을 갖는 에러 정정 부호로 비2진 형태이어서 산발에러(random error)뿐만 아니라 연집 에러(burst error)에도 강한 특성을 가지며 현재 위성통신, 무선통신, 데이터 통신, 컴퓨터의 저장 시스템 등에서 널리 이용되고 있다. 본 논문은 위성방송용으로 제안되고 있는 DAVIC/DVB 표준안에 따라 GF(2^8)상의 8중 에러정정 (204,188) Reed-Solomon 복호기 칩 개발에 최종 목표를 두고, 데이터 전송률을 높이기 위해서, 칩의 크기보다는 동작 속도에 주안점을 두고 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러위치다항식을 구한 후, 에러의 위치를 판단하여, 에러 크기를 구하는 4단계로 이루어지는데, 본 논문에서는 Euclid 알고리즘에서 수행되는 역원 계산을 피하기 위해서 Modified Euclid Algorithm(MEA)을 사용하여 설계하였다. 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog-HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 및 타이밍 시뮬레이션을 하였고, 0.25㎛ CMOS 라이브러리를 이용하여 Synopsys사의 툴로 회로합성을 한 후, 최종적으로 후반부 설계인 레이아웃까지 시행하였다.
A high speed (204,188) Reed-Solomon decoder, correctable up to 8 bytes, is designed using the Modified Euclid Algorithm. The decoder is designed suitable for applications of high speed data networks which require stable data transmissions and high bandwidth effieiency. The functionalities of the dec...
A high speed (204,188) Reed-Solomon decoder, correctable up to 8 bytes, is designed using the Modified Euclid Algorithm. The decoder is designed suitable for applications of high speed data networks which require stable data transmissions and high bandwidth effieiency. The functionalities of the decoder are verified through C++ programs first, and then it is designed in pipeline architecture using the systolic array pattern to increase speed. The function and timing are successfully verfied through gate level simulations. Finally, P&S is done for the fabrication of the decoder. The docoding speed is increased, and the latency is reduced by using the parallel architecture of syndrome generator and a faster clock speed of the Modified Euclid Algorithm block, and by separating error locator polynomial into even and odd terms in Chien search block. The clock speed of the Modified Euclid Algorithm block is 250MHz, and 125MHz for other blocks. Its latency shows 342 clocks (2.736㎲). The total number of gates is about 14000 except memory blocks and the chip size is 1392.540X1320.910㎛². The designed chip has the maximum data rate, 1Gbits/s.
A high speed (204,188) Reed-Solomon decoder, correctable up to 8 bytes, is designed using the Modified Euclid Algorithm. The decoder is designed suitable for applications of high speed data networks which require stable data transmissions and high bandwidth effieiency. The functionalities of the decoder are verified through C++ programs first, and then it is designed in pipeline architecture using the systolic array pattern to increase speed. The function and timing are successfully verfied through gate level simulations. Finally, P&S is done for the fabrication of the decoder. The docoding speed is increased, and the latency is reduced by using the parallel architecture of syndrome generator and a faster clock speed of the Modified Euclid Algorithm block, and by separating error locator polynomial into even and odd terms in Chien search block. The clock speed of the Modified Euclid Algorithm block is 250MHz, and 125MHz for other blocks. Its latency shows 342 clocks (2.736㎲). The total number of gates is about 14000 except memory blocks and the chip size is 1392.540X1320.910㎛². The designed chip has the maximum data rate, 1Gbits/s.
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