본 논문에서는 비대칭 도핑 채널을 갖는 LAC (lateral asymmetric channel doping) MOSFET의 최적화에 대하여 다루었다. 0.35 ㎛ 표준 CMOS 공정을 사용하여 비대칭 채널 MOSFET을 제작하였고, 비대칭 채널을 형성하기 위하여 문턱 전압 조절 ...
본 논문에서는 비대칭 도핑 채널을 갖는 LAC (lateral asymmetric channel doping) MOSFET의 최적화에 대하여 다루었다. 0.35 ㎛ 표준 CMOS 공정을 사용하여 비대칭 채널 MOSFET을 제작하였고, 비대칭 채널을 형성하기 위하여 문턱 전압 조절 이온 주입 방법을 이용하였다. 첫째, 채널의 소스 부근과 드레인 부근 영역에만 한정적으로 문턱 전압 이온 주입이 된 LAC MOSFET 소자들의 전기적 특성을 측정하였다. 소자의 특성을 비교 분석하기 위하여, 드레인 포화 전류 (IDSAT), 전달컨덕턴스 (gm), 기판 전류 (ISUB), 드레인-소스 간 누설 전류 (IOFF) 등을 확인하였다. 분석한 결과에서 소스 부근 영역에 문턱 전압 도핑을 진행한 소자가 더 우수한 전기적 특성을 보여 주었다. 둘째, 채널의 소스 부근에만 문턱 전압 이온 주입된 LAC MOSFET 소자의 최적 조건을 확보하기 위해서 게이트 및 문턱 전압 도핑의 중복 길이를 변화시킨 소자들을 제작하였다. 제작된 소자들의 중복 길이는 소스 접합으로부터 각각 0.5, 1.0, 1.5 ㎛ 이었다. 최적화된 소자의 조건을 확보하기 위하여 IDSAT, gm, ISUB, IOFF, 그리고 소자의 핫-캐리어 열화 특성을 문턱전압과 IDSAT 측면에서 비교 분석 하였다. 결론적으로 LAC MOSFET 에서는 게이트와 비대칭 채널의 도핑과의 중복 영역이 짧아질수록 IDSAT 및 gm 특성이 향상 되었고, 반면에 길어질수록 IOFF 와 핫-캐리어에 의한 열화 정도가 감소되는 것을 확인하였다.
본 논문에서는 비대칭 도핑 채널을 갖는 LAC (lateral asymmetric channel doping) MOSFET의 최적화에 대하여 다루었다. 0.35 ㎛ 표준 CMOS 공정을 사용하여 비대칭 채널 MOSFET을 제작하였고, 비대칭 채널을 형성하기 위하여 문턱 전압 조절 이온 주입 방법을 이용하였다. 첫째, 채널의 소스 부근과 드레인 부근 영역에만 한정적으로 문턱 전압 이온 주입이 된 LAC MOSFET 소자들의 전기적 특성을 측정하였다. 소자의 특성을 비교 분석하기 위하여, 드레인 포화 전류 (IDSAT), 전달컨덕턴스 (gm), 기판 전류 (ISUB), 드레인-소스 간 누설 전류 (IOFF) 등을 확인하였다. 분석한 결과에서 소스 부근 영역에 문턱 전압 도핑을 진행한 소자가 더 우수한 전기적 특성을 보여 주었다. 둘째, 채널의 소스 부근에만 문턱 전압 이온 주입된 LAC MOSFET 소자의 최적 조건을 확보하기 위해서 게이트 및 문턱 전압 도핑의 중복 길이를 변화시킨 소자들을 제작하였다. 제작된 소자들의 중복 길이는 소스 접합으로부터 각각 0.5, 1.0, 1.5 ㎛ 이었다. 최적화된 소자의 조건을 확보하기 위하여 IDSAT, gm, ISUB, IOFF, 그리고 소자의 핫-캐리어 열화 특성을 문턱전압과 IDSAT 측면에서 비교 분석 하였다. 결론적으로 LAC MOSFET 에서는 게이트와 비대칭 채널의 도핑과의 중복 영역이 짧아질수록 IDSAT 및 gm 특성이 향상 되었고, 반면에 길어질수록 IOFF 와 핫-캐리어에 의한 열화 정도가 감소되는 것을 확인하였다.
In this thesis, we discuss design consideration for an n-channel metal-oxide-semiconductor field-effect transistor (MOSFET) with lateral asymmetric channel (LAC) doping profile. A 0.35 ㎛ standard CMOS process was adopted to fabricate LAC MOSFETs and threshold voltage adjust ion implantation was used...
In this thesis, we discuss design consideration for an n-channel metal-oxide-semiconductor field-effect transistor (MOSFET) with lateral asymmetric channel (LAC) doping profile. A 0.35 ㎛ standard CMOS process was adopted to fabricate LAC MOSFETs and threshold voltage adjust ion implantation was used for LAC doping. The electrical parameters, i.e. drain saturation current (IDSAT), transconductance (gm), substrate current (ISUB), drain to source leakage current (IOFF), were taken into account for device optimization. Hot carrier degradation characteristics were also considered for device reliability. Two-dimensional device simulation was performed to clarify physical behavior of the fabricated LAC MOSFETs. LAC MOSFETs with source and drain side doping structure are described. From measurement results, the LAC MOSFET with source side doping showed better performances than that with drain side. In addition, device optimization of the LAC MOSFET is discussed. The overlap length of the gate to the LAC doping at the source side was varied from 0.5 to 1.5 ㎛. We found that the LAC MOSFET with shorter overlap lengths showed better IDSAT and gm characteristics, but the LAC MOSFET with longer overlap lengths exhibited lower hot carrier degradation as well as IOFF characteristics.
In this thesis, we discuss design consideration for an n-channel metal-oxide-semiconductor field-effect transistor (MOSFET) with lateral asymmetric channel (LAC) doping profile. A 0.35 ㎛ standard CMOS process was adopted to fabricate LAC MOSFETs and threshold voltage adjust ion implantation was used for LAC doping. The electrical parameters, i.e. drain saturation current (IDSAT), transconductance (gm), substrate current (ISUB), drain to source leakage current (IOFF), were taken into account for device optimization. Hot carrier degradation characteristics were also considered for device reliability. Two-dimensional device simulation was performed to clarify physical behavior of the fabricated LAC MOSFETs. LAC MOSFETs with source and drain side doping structure are described. From measurement results, the LAC MOSFET with source side doping showed better performances than that with drain side. In addition, device optimization of the LAC MOSFET is discussed. The overlap length of the gate to the LAC doping at the source side was varied from 0.5 to 1.5 ㎛. We found that the LAC MOSFET with shorter overlap lengths showed better IDSAT and gm characteristics, but the LAC MOSFET with longer overlap lengths exhibited lower hot carrier degradation as well as IOFF characteristics.
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