본 논문에서는 0.18µm CMOS 공정 기술을 사용하여 다중모드/다중대역 RF 수신기용 Inductorless 재구성가능 저잡음 증폭기와 3.1~10.6GHz UWB 저잡음 증폭기를 설계하였다. Inductorless 재구성가능 CMOS 저잡음 증폭기는 입력 단은 공통-게이트 증폭기, 두 번째 단은 cascode 증폭기, 출력 단은 공통-드레인 증폭기로 구성되어 있다. 공통-게이트 증폭기의 부하로 사용되는 CMOS 능동 ...
본 논문에서는 0.18µm CMOS 공정 기술을 사용하여 다중모드/다중대역 RF 수신기용 Inductorless 재구성가능 저잡음 증폭기와 3.1~10.6GHz UWB 저잡음 증폭기를 설계하였다. Inductorless 재구성가능 CMOS 저잡음 증폭기는 입력 단은 공통-게이트 증폭기, 두 번째 단은 cascode 증폭기, 출력 단은 공통-드레인 증폭기로 구성되어 있다. 공통-게이트 증폭기의 부하로 사용되는 CMOS 능동 인덕터는 게이트 바이어스 전압을 조절하여 1.8GHz와 2.4GHz에서 동조되도록 설계하였다. 잡음 성능을 향상시키기 위해 피드백 저항 Rf와 잡음상쇄기법을 사용하였다. Inductorless 재구성가능 CMOS 저잡음 증폭기의 시뮬레이션 결과로 1.8GHz와 2.4GHz에서 각각 소신호 이득은 17.3dB와 17.4dB, 잡음 지수는 4.37dB와 4.4dB를, 소비전력은 11mW와 13mW를 나타내었다. 칩의 면적은 pad를 포함하여 0.45mm2로 나선형 인덕터를 사용하지 않아 작은 면적으로 구현이 가능하였다. 제안된 UWB CMOS 저잡음 증폭기는 소비전력을 줄이기 위해 공통-소오스 증폭기와 cascode 증폭기를 직렬 연결한 전류재사용 구조를 사용하였다. RC 피드백 회로로 광대역 입력정합을 하였고, shunt-peaking 인덕터와 series-peaking 인덕터를 이용하여 대역폭을 증가하여 3.1~10.6GHz에서 최적의 성능을 가지도록 설계하였다. UWB CMOS 저잡음 증폭기의 시뮬레이션 결과로 3.1~10.6GHz 대역 내에서 소신호 이득은 14~14.9dB, 잡음지수는 2.7~3.3dB, 소비전력은 12.5mW를 나타내었다. 칩의 면적은 pad를 포함하여 1.1mm2이다.
본 논문에서는 0.18µm CMOS 공정 기술을 사용하여 다중모드/다중대역 RF 수신기용 Inductorless 재구성가능 저잡음 증폭기와 3.1~10.6GHz UWB 저잡음 증폭기를 설계하였다. Inductorless 재구성가능 CMOS 저잡음 증폭기는 입력 단은 공통-게이트 증폭기, 두 번째 단은 cascode 증폭기, 출력 단은 공통-드레인 증폭기로 구성되어 있다. 공통-게이트 증폭기의 부하로 사용되는 CMOS 능동 인덕터는 게이트 바이어스 전압을 조절하여 1.8GHz와 2.4GHz에서 동조되도록 설계하였다. 잡음 성능을 향상시키기 위해 피드백 저항 Rf와 잡음상쇄기법을 사용하였다. Inductorless 재구성가능 CMOS 저잡음 증폭기의 시뮬레이션 결과로 1.8GHz와 2.4GHz에서 각각 소신호 이득은 17.3dB와 17.4dB, 잡음 지수는 4.37dB와 4.4dB를, 소비전력은 11mW와 13mW를 나타내었다. 칩의 면적은 pad를 포함하여 0.45mm2로 나선형 인덕터를 사용하지 않아 작은 면적으로 구현이 가능하였다. 제안된 UWB CMOS 저잡음 증폭기는 소비전력을 줄이기 위해 공통-소오스 증폭기와 cascode 증폭기를 직렬 연결한 전류재사용 구조를 사용하였다. RC 피드백 회로로 광대역 입력정합을 하였고, shunt-peaking 인덕터와 series-peaking 인덕터를 이용하여 대역폭을 증가하여 3.1~10.6GHz에서 최적의 성능을 가지도록 설계하였다. UWB CMOS 저잡음 증폭기의 시뮬레이션 결과로 3.1~10.6GHz 대역 내에서 소신호 이득은 14~14.9dB, 잡음지수는 2.7~3.3dB, 소비전력은 12.5mW를 나타내었다. 칩의 면적은 pad를 포함하여 1.1mm2이다.
In this paper, an inductorless reconfigurable low-noise amplifier for multi-mode/multi-band RF receiver and a 3.1~10.6GHz UWB low-noise amplifier were designed by using 0.18µm CMOS process technology. The inductorless reconfigurable CMOS low-noise amplifier is composed of the input stage ...
In this paper, an inductorless reconfigurable low-noise amplifier for multi-mode/multi-band RF receiver and a 3.1~10.6GHz UWB low-noise amplifier were designed by using 0.18µm CMOS process technology. The inductorless reconfigurable CMOS low-noise amplifier is composed of the input stage of a common-gate amplifier, the second stage of a cascode amplifier, and the output stage of a common-drain amplifier. The CMOS active inductor was used as the load of the common-gate amplifier to be tuned at 1.8GHz and 2.4GHz by control of gate bias voltages. To improve the noise performance, the feedback resistor Rf and the noise canceling technique were employed. The simulation results of the inductorless reconfigurable CMOS low-noise amplifier show small signal gains of 17.3dB and 17.4dB, noise figures of 4.37dB and 4.4dB, power dissipations of 11mW and 13mW at 1.8GHz and 2.4GHz, respectively. The chip area including the pads is only 0.45mm2. This small size was due to none of spiral inductors used in the chip. The proposed UWB CMOS low-noise amplifier was designed in current-reused topology by connecting a common-source amplifier and a cascode amplifier in series in order to reduce power consumption. Wideband input matching was achieved with the RC feedback network. The bandwidth was extended for optimal performance in the frequency range of 3.1~10.6GHz by employing a shunt-peaking inductor and a series-peaking inductor. The simulation results of the UWB CMOS low-noise amplifier exhibit a small signal gain of 14~14.9dB, a noise figure of 2.7~3.3dB, power dissipation of 12.5mW from 3.1 to 10.6GHz. The chip area is 1.1mm2 including the pads.
In this paper, an inductorless reconfigurable low-noise amplifier for multi-mode/multi-band RF receiver and a 3.1~10.6GHz UWB low-noise amplifier were designed by using 0.18µm CMOS process technology. The inductorless reconfigurable CMOS low-noise amplifier is composed of the input stage of a common-gate amplifier, the second stage of a cascode amplifier, and the output stage of a common-drain amplifier. The CMOS active inductor was used as the load of the common-gate amplifier to be tuned at 1.8GHz and 2.4GHz by control of gate bias voltages. To improve the noise performance, the feedback resistor Rf and the noise canceling technique were employed. The simulation results of the inductorless reconfigurable CMOS low-noise amplifier show small signal gains of 17.3dB and 17.4dB, noise figures of 4.37dB and 4.4dB, power dissipations of 11mW and 13mW at 1.8GHz and 2.4GHz, respectively. The chip area including the pads is only 0.45mm2. This small size was due to none of spiral inductors used in the chip. The proposed UWB CMOS low-noise amplifier was designed in current-reused topology by connecting a common-source amplifier and a cascode amplifier in series in order to reduce power consumption. Wideband input matching was achieved with the RC feedback network. The bandwidth was extended for optimal performance in the frequency range of 3.1~10.6GHz by employing a shunt-peaking inductor and a series-peaking inductor. The simulation results of the UWB CMOS low-noise amplifier exhibit a small signal gain of 14~14.9dB, a noise figure of 2.7~3.3dB, power dissipation of 12.5mW from 3.1 to 10.6GHz. The chip area is 1.1mm2 including the pads.
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