유비쿼터스 시대를 맞아 통신환경이 더욱 열악해지면서 이를 극복할 수 있는 에러정정코드의 중요성이 부각되고 있으며 높은 성능과 더불어 어플리케이션에 적합한 휴대성을 갖춘 제품이 요구되고 있다. 대부분의 경우 통신환경은 여러 개의 데이터가 연속으로 에러가 발생하는 연집에러의 성향을 띠며, 특히, 우주공간과 같이 데이터 재전송을 요구할 수 없거나 재전송 비용이 큰 경우, 에러정정코드의 역할은 매우 크다. 따라서 하나의 블록 내에서 여러 에러를 정정할 수 있는 강력한 코드와 이의 효율적인 설계가 필요하다. Reed-Solomon(RS)코드는 적은 패리티만으로 여러 에러를 정정할 수 있는 능력을 가지므로 연집에러에 적합하고, 효율적인 ...
유비쿼터스 시대를 맞아 통신환경이 더욱 열악해지면서 이를 극복할 수 있는 에러정정코드의 중요성이 부각되고 있으며 높은 성능과 더불어 어플리케이션에 적합한 휴대성을 갖춘 제품이 요구되고 있다. 대부분의 경우 통신환경은 여러 개의 데이터가 연속으로 에러가 발생하는 연집에러의 성향을 띠며, 특히, 우주공간과 같이 데이터 재전송을 요구할 수 없거나 재전송 비용이 큰 경우, 에러정정코드의 역할은 매우 크다. 따라서 하나의 블록 내에서 여러 에러를 정정할 수 있는 강력한 코드와 이의 효율적인 설계가 필요하다. Reed-Solomon(RS)코드는 적은 패리티만으로 여러 에러를 정정할 수 있는 능력을 가지므로 연집에러에 적합하고, 효율적인 디코딩 알고리즘에 대한 연구가 많이 이루어져 있어 여러 통신시스템과 데이터 저장시스템에 널리 사용되는 에러정정코드이다. 최근, 더 높은 코딩이득을 얻을 수 있는 RS코드의 연판정 리스트 디코더에 대한 연구가 시작되었다. Sudan[2]과 Guruswami와 Sudan(GS)[3]에 의해 정립된 리스트 디코더를 기반으로 하여 Koetter와 Vardy(KV)[4]는 채널환경을 디코딩 과정에 반영하여 상당히 높은 코딩이득을 얻을 수 있었다. 하지만 GS알고리즘[2, 3]을 기반으로 한 리스트 디코더는 모두 계산량이 많은 Interpolation과 Factorization 단계를 포함한다. 본 논문은 리스트 디코더의 복잡도 대부분을 차지하는 두 단계에 대해서 하드웨어 비용이 적고, 효율이 좋은 구조를 제안한다. 제안한 Interpolation 구조는 새로운 스케쥴을 적용하고 중복되는 계산을 공유함으로서 과다한 병렬처리로 인한 하드웨어의 낮은 효율 문제를 해결하고 내부 레지스터를 최소화할 수 있었다. 또한 제안한 구조에 적합한 데이터의 배열을 이용하여 메모리 구조를 최적화하였으며 one-port SRAM과 같이 낮은 성능을 갖는 메모리를 사용할 수 있어 면적에서 이득을 얻을 수 있다. 제안한 Factorization 구조는 단순한 구조를 가지며 각 단계를 위한 모듈이 동일한 기본 유닛으로 구성되어 있어 이를 재구성하여 사용함으로서 하드웨어 효율이 높고 비용이 작다. Factorization은 많은 계산량을 포함하지만 Interpolation에 비해 그 양이 적기 때문에 새로운 스케쥴을 통해 면적에서 더욱 효율적인 구조를 얻을 수 있었다. 또한 제안한 Factorization 구조는 확장성이 좋아 제안한 Interpolation 구조를 비롯하여 여러 가지 Interpolation 구조와 균형을 이루어 사용할 수 있다.
유비쿼터스 시대를 맞아 통신환경이 더욱 열악해지면서 이를 극복할 수 있는 에러정정코드의 중요성이 부각되고 있으며 높은 성능과 더불어 어플리케이션에 적합한 휴대성을 갖춘 제품이 요구되고 있다. 대부분의 경우 통신환경은 여러 개의 데이터가 연속으로 에러가 발생하는 연집에러의 성향을 띠며, 특히, 우주공간과 같이 데이터 재전송을 요구할 수 없거나 재전송 비용이 큰 경우, 에러정정코드의 역할은 매우 크다. 따라서 하나의 블록 내에서 여러 에러를 정정할 수 있는 강력한 코드와 이의 효율적인 설계가 필요하다. Reed-Solomon(RS)코드는 적은 패리티만으로 여러 에러를 정정할 수 있는 능력을 가지므로 연집에러에 적합하고, 효율적인 디코딩 알고리즘에 대한 연구가 많이 이루어져 있어 여러 통신시스템과 데이터 저장시스템에 널리 사용되는 에러정정코드이다. 최근, 더 높은 코딩이득을 얻을 수 있는 RS코드의 연판정 리스트 디코더에 대한 연구가 시작되었다. Sudan[2]과 Guruswami와 Sudan(GS)[3]에 의해 정립된 리스트 디코더를 기반으로 하여 Koetter와 Vardy(KV)[4]는 채널환경을 디코딩 과정에 반영하여 상당히 높은 코딩이득을 얻을 수 있었다. 하지만 GS알고리즘[2, 3]을 기반으로 한 리스트 디코더는 모두 계산량이 많은 Interpolation과 Factorization 단계를 포함한다. 본 논문은 리스트 디코더의 복잡도 대부분을 차지하는 두 단계에 대해서 하드웨어 비용이 적고, 효율이 좋은 구조를 제안한다. 제안한 Interpolation 구조는 새로운 스케쥴을 적용하고 중복되는 계산을 공유함으로서 과다한 병렬처리로 인한 하드웨어의 낮은 효율 문제를 해결하고 내부 레지스터를 최소화할 수 있었다. 또한 제안한 구조에 적합한 데이터의 배열을 이용하여 메모리 구조를 최적화하였으며 one-port SRAM과 같이 낮은 성능을 갖는 메모리를 사용할 수 있어 면적에서 이득을 얻을 수 있다. 제안한 Factorization 구조는 단순한 구조를 가지며 각 단계를 위한 모듈이 동일한 기본 유닛으로 구성되어 있어 이를 재구성하여 사용함으로서 하드웨어 효율이 높고 비용이 작다. Factorization은 많은 계산량을 포함하지만 Interpolation에 비해 그 양이 적기 때문에 새로운 스케쥴을 통해 면적에서 더욱 효율적인 구조를 얻을 수 있었다. 또한 제안한 Factorization 구조는 확장성이 좋아 제안한 Interpolation 구조를 비롯하여 여러 가지 Interpolation 구조와 균형을 이루어 사용할 수 있다.
The demands of higher data rates and better quality of service in various communication systems are growing rapidly. However, factors such as limited transmit power and limited bandwidth continue to restrict the data rates in communication systems. In ubiquitous communication environments, more powe...
The demands of higher data rates and better quality of service in various communication systems are growing rapidly. However, factors such as limited transmit power and limited bandwidth continue to restrict the data rates in communication systems. In ubiquitous communication environments, more powerful error correction codes for high performance transmission of various medias are taking on added significance. Reed-Solomon(RS) codes are the most widely used error correcting codes in digital communications and data storage. Their widespread usage is primarily due to the large burst error-correcting capability and the existence of efficient decoding algorithms. Recently, there has been an interest in soft-decision list decoding of RS codes, which have larger decoding radius than conventional hard-decision decoding algorithms. But the algorithm includes interpolation and factorization step that demands massive computations. In this thesis, an area-efficient VLSI architecture for RS list decoder has been proposed. The proposed RS list decoder architecture reduces the area by restricting parallelism. The proposed interpolation architecture reduces the latency and achieves high hardware utilization efficiency(HUE) by adopting a novel processing schedule and sharing hardware resources for the overlapped computations. Also we optimize the internal memory architecture for storing polynomials. The factorization architecture consists of R-MAC (Reconfigurable MAC), memories, and control unit. The R-MAC computes both of RC (Root Computation) and PT (Polynomial Translation) steps that are main part of the factorization algorithm. The proposed factorization architecture can be designed flexible with scalability, because the interpolation process takes longer latency than the factorization process.
The demands of higher data rates and better quality of service in various communication systems are growing rapidly. However, factors such as limited transmit power and limited bandwidth continue to restrict the data rates in communication systems. In ubiquitous communication environments, more powerful error correction codes for high performance transmission of various medias are taking on added significance. Reed-Solomon(RS) codes are the most widely used error correcting codes in digital communications and data storage. Their widespread usage is primarily due to the large burst error-correcting capability and the existence of efficient decoding algorithms. Recently, there has been an interest in soft-decision list decoding of RS codes, which have larger decoding radius than conventional hard-decision decoding algorithms. But the algorithm includes interpolation and factorization step that demands massive computations. In this thesis, an area-efficient VLSI architecture for RS list decoder has been proposed. The proposed RS list decoder architecture reduces the area by restricting parallelism. The proposed interpolation architecture reduces the latency and achieves high hardware utilization efficiency(HUE) by adopting a novel processing schedule and sharing hardware resources for the overlapped computations. Also we optimize the internal memory architecture for storing polynomials. The factorization architecture consists of R-MAC (Reconfigurable MAC), memories, and control unit. The R-MAC computes both of RC (Root Computation) and PT (Polynomial Translation) steps that are main part of the factorization algorithm. The proposed factorization architecture can be designed flexible with scalability, because the interpolation process takes longer latency than the factorization process.
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