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본 논문에서는 레이더 시험을 위하여 속도 및 거리에 따른 모의 표적 신호 발생 알고리즘을 제안하고, 이를 FPGA를 이용하여 원칩 SoC로 설계하고 검증을 수행하였다. 현재 레이더의 성능평가를 위해 사용되고 있는 상용 모의 표적발생장치는 표적의 기동에 의해 발생되는 도플러 변위, 표적과 레이더간의 거리변화에 의한 수신 전력의 변화와 시간지연 정보들을 포함하도록 모사되어야 한다. 기존에 구현된 상용 장비의 경우, 표적의 위치, 즉 거리를 임의의 원하는 위치로 조정할 수 있도록 가변 광 신호 지연선 또는 DRFM(Digital ...

본 논문에서는 레이더 시험을 위하여 속도 및 거리에 따른 모의 표적 신호 발생 알고리즘을 제안하고, 이를 FPGA를 이용하여 원칩 SoC로 설계하고 검증을 수행하였다. 현재 레이더의 성능평가를 위해 사용되고 있는 상용 모의 표적발생장치는 표적의 기동에 의해 발생되는 도플러 변위, 표적과 레이더간의 거리변화에 의한 수신 전력의 변화와 시간지연 정보들을 포함하도록 모사되어야 한다. 기존에 구현된 상용 장비의 경우, 표적의 위치, 즉 거리를 임의의 원하는 위치로 조정할 수 있도록 가변 광 신호 지연선 또는 DRFM(Digital radio frequency memory)을 이용하여 모사하였고, 신호발생부의 국부 발진기를 수신된 레이더의 송신 주파수에 맞춰 변경함으로써 속도에 대한 도플러 효과를 모사하였으며 거리에 따른 신호 크기의 가변감쇄기를 이용하여 모사된 신호를 레이더로 재 송신함으로써, 레이더의 탐지거리 및 표적 속도 등의 시스템 성능을 평가할 수 있도록 개발되었다. 본 논문에서는 3차원 탐색 레이더의 시험을 위한 모의 표적 발생 SoC를 설계하였고, 설계된 SoC는 모의 표적 정보 및 발생 타이밍에 관한 알고리즘을 레이더 방정식에 기반을 두어 시스템을 설계하여 사용자가 지정한 표적을 발생하여 레이더의 성능 시험을 진행한다. 설계된 SoC는 크게 속도를 모사하는 DDS(Direct Digital Synthesis) 모듈, 거리에 따른 표적을 모사하는 Divider/Multiplier 모듈, 그리고 Counter 모듈로 구성된다. 표적의 속도, 거리에 따른 수신 전력의 감쇄 효과, 거리에 따른 수신신호의 지연 현상들을 Verilog HDL을 이용하여 모델링한 후, 실제 상용 탐색 레이더의 모의 표적 장치에 사용되고 있는 동일한 테스트벡터로 시뮬레이션을 수행하여 동작을 검증하였다. 검증된 설계는 최종적으로 ALTERA사의 Cyclone-II FPGA 칩으로 구현하고 보드에 장착하여 시스템 검증을 진행하였다. 또한, SoC 외부에서는 DAC를 이용하여 FPGA 칩의 DDS 모듈에서 생성된 60MHz 대역의 디지털 데이터를 아날로그 신호로 변환하였고 변환된 출력 신호를 오실로스코프와 스펙트럼 아날라이저의 계측기를 이용하여 측정한 결과, 기존의 상용 장비와 동일한 기능을 수행함을 확인하였다. 따라서, 본 논문에서 개발한 SoC 칩을 이용한 표적 신호 발생기는 기존의 상용 제품에 비하여 거리지연을 모의하기 위한 가변 광 신호 지연선 또는 DRFM의 단순화, 속도를 모의를 위한 주파수변조기의 단순화, 거리에 따른 신호 크기의 가변감쇄기의 단순화로 시스템 제작비용 절감 효과 및 시스템의 유연성으로 볼 수 있다.

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