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집적회로 성능 향상을 위한 소자개발 노력은 고유전율/ 금속게이트(High-k/Metal gate) 개발이라는 일대 변혁을 가져왔으나 집적회로의 생산성과 성능향상에 대한 요구는 소자의 물리적 크기를 감소시키는 방향으로 이루어짐에 따라 소자의 크기가 수십나노미터 단위 이하 반도체 소자는 근본적 소자구조의 변화를 수반하게 되었다. 기존 벌크 실리콘(bulk silicon) 기판위에 제작되는 평판 타입(planar)의 금속-절연막-반도체 ...

집적회로 성능 향상을 위한 소자개발 노력은 고유전율/ 금속게이트(High-k/Metal gate) 개발이라는 일대 변혁을 가져왔으나 집적회로의 생산성과 성능향상에 대한 요구는 소자의 물리적 크기를 감소시키는 방향으로 이루어짐에 따라 소자의 크기가 수십나노미터 단위 이하 반도체 소자는 근본적 소자구조의 변화를 수반하게 되었다. 기존 벌크 실리콘(bulk silicon) 기판위에 제작되는 평판 타입(planar)의 금속-절연막-반도체 전계효과(MOSFET) 소자는 나노미터 단위 이하에서 입체구조(Non-planar)를 갖는 FinFET으로의 진화가 진행 중이며 다른 한편으로는 기존 평판타입의 소자구조를 SOI (Silicon-on-Insulator) 기판위에 제작하는 ET-SOI (Extremely thin SOI) 구조를 채용하고 있다. FinFET은 채널영역의 정전기적(electrostatic) 제어가 유리하고 높은 구동전류와 채널영역의 불순물 불균일성에 의한 소자특성 변화를 억제할 수 있어 기존 벌크 실리콘 소자나 ET-SOI 소자에 비해 스케일링에 이점을 가진 것으로 알려지고 있다. 전기적 특성의 모델링 측면에서는 수십 나노미터 이하의 두께를 가진 Fin이 두 개 이상의 게이트에 의해 제어되므로 채널내의 양자역학적 현상 및 정전기적 해석 등 기존 벌크 평판타입의 소자와 상이한 modeling이 요구된다. 특히, 몸체가 부유되는 구조적 특성상 기생 바이폴라 접합 트랜지스터가 야기하는 Transient current는 DRAM에서 cell capacitor의 charge를 누설시켜 데이터 변형의 원인이 될 수 있으며 SRAM에서는 bit reversal의 원인이 되고 전력 소비와 안정성 및 noise margin의 저하를 야기시킬 수 있으므로 이를 예측 할 수 있는 모델이 요구된다. 이에 본 논문에서는 집적회로 설계시 기생 바이폴라 접합 트랜지스터에 의한 순시 누설 전류를 예측할수 있는 compact model 을 제시하였다. 기생 바이폴라 접합 트랜지스터는 body 내의 dynamic charging 에 의한 것으로 이를 전산모사하기 위해 기생 바이폴라 접합 트랜지스터 모델 뿐만 아니라 신뢰성 있는 터미널 charge 모델을 함께 개발하여 SPICE 에서 회로 전산모사가 가능하도록 하였으며 이 모델은 소자 내의 모든 charge 간의 관계에 기초를 두었다. 이렇게 개발한 모델로 바이폴라 효과를 억제한 회로설계가 가능해진다. 개발된 모델의 정확도를 평가하기 위하여 채널길이(LG), 절연막 두께(Tox), 채널 두께(Tsi)에 의한 순시 누설전류 특성을 TCAD 전산모사 결과와 structure 변화에 따른 특성을 높은 정확도를 갖고 예측할 수 있음을 확인하였다. 이러한 신뢰성 있는 모델은 고집적, 미세화되는 차세대 집적회로 설계시 기존 상용 모델에서 예측할 수 없는 로직 error, 전력소비 안정성, 설계 마진 등을 반영할 수 있게 함으로써 보다 신뢰성 있는 집적회로의 개발 및 양산 뿐만 아니라 그 수율을 높일 수 있게 할 것이다.

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