최근에는 광대역 무선 통신 및 디지털 신호 장치 기반 유선 통신의 발달에 따라 다중 기가헤르츠 샘플링 속도와 낮은 전력 소비를 갖는 아날로그-디지털 변환기(ADC, analog-to-digital converter)에 대한 수요가 증가하고 있다. 이로 인해 ADC의 동작 속도를 높이기 위한 다양한 연구들이 활발하게 진행되고 있는 중이며, ADC를 병렬로 연결하는 타임-인터리브(...
최근에는 광대역 무선 통신 및 디지털 신호 장치 기반 유선 통신의 발달에 따라 다중 기가헤르츠 샘플링 속도와 낮은 전력 소비를 갖는 아날로그-디지털 변환기(ADC, analog-to-digital converter)에 대한 수요가 증가하고 있다. 이로 인해 ADC의 동작 속도를 높이기 위한 다양한 연구들이 활발하게 진행되고 있는 중이며, ADC를 병렬로 연결하는 타임-인터리브(TI, time-interleaved) 기술은 속도 향상을 위한 주요 방법 중 하나이다. 그러나 TIADC는 하위 채널 간의 타이밍 불일치로 인해 비선형적 특성이 나타나면서 성능이 급격하게 줄어드는 한계가 있다. 본 논문에서는 부분 지연 유한 임펄스 응답(FIR, finite impulse response) 필터를 이용하여 시간 오류를 보정하는 백그라운드 보정 방법을 제안한다. ADC 디지털 출력을 FIR 필터에 통과시킨 후 부호-부호 최소 평균 제곱 방식의 알고리즘을 사용하여 추가 ADC 채널을 필요로 하지 않고 효과적으로 오차를 보정할 수 있다. 이 보정 방법은 디지털-타임 변환기(DTC, digital-to-time converter)로 디지털 코드를 전송하여 시간 오류를 줄여준다. 하지만, DTC의 경우 프로세스, 전압, 온도(PVT) 변화에 매우 취약하다는 단점이 있다. 본 논문에서 DTC의 안정적인 동작을 보장하기 위해 복제 피드백 루프를 사용하여 DTC의 풀-스케일을 일정하게 유지시킨다. 또한, DTC의 풀-스케일을 측정하기 위해 히스토그램 카운터 방법을 사용하는 딜레이 측정 회로를 추가한다. 제안하는 DTC는 28nm CMOS 공정으로 제작되었으며, 코어는 0.0129 mm2의 면적을 차지한다. 또한, 2.5Gs/s 동작속도에서의 0.41mW의 전력을 소비한다.
최근에는 광대역 무선 통신 및 디지털 신호 장치 기반 유선 통신의 발달에 따라 다중 기가헤르츠 샘플링 속도와 낮은 전력 소비를 갖는 아날로그-디지털 변환기(ADC, analog-to-digital converter)에 대한 수요가 증가하고 있다. 이로 인해 ADC의 동작 속도를 높이기 위한 다양한 연구들이 활발하게 진행되고 있는 중이며, ADC를 병렬로 연결하는 타임-인터리브(TI, time-interleaved) 기술은 속도 향상을 위한 주요 방법 중 하나이다. 그러나 TIADC는 하위 채널 간의 타이밍 불일치로 인해 비선형적 특성이 나타나면서 성능이 급격하게 줄어드는 한계가 있다. 본 논문에서는 부분 지연 유한 임펄스 응답(FIR, finite impulse response) 필터를 이용하여 시간 오류를 보정하는 백그라운드 보정 방법을 제안한다. ADC 디지털 출력을 FIR 필터에 통과시킨 후 부호-부호 최소 평균 제곱 방식의 알고리즘을 사용하여 추가 ADC 채널을 필요로 하지 않고 효과적으로 오차를 보정할 수 있다. 이 보정 방법은 디지털-타임 변환기(DTC, digital-to-time converter)로 디지털 코드를 전송하여 시간 오류를 줄여준다. 하지만, DTC의 경우 프로세스, 전압, 온도(PVT) 변화에 매우 취약하다는 단점이 있다. 본 논문에서 DTC의 안정적인 동작을 보장하기 위해 복제 피드백 루프를 사용하여 DTC의 풀-스케일을 일정하게 유지시킨다. 또한, DTC의 풀-스케일을 측정하기 위해 히스토그램 카운터 방법을 사용하는 딜레이 측정 회로를 추가한다. 제안하는 DTC는 28nm CMOS 공정으로 제작되었으며, 코어는 0.0129 mm2의 면적을 차지한다. 또한, 2.5Gs/s 동작속도에서의 0.41mW의 전력을 소비한다.
In recent years, the demand for analog-to-digital converter (ADC) with high multi-gigahertz sampling rates and low power consumption has been on the rise, driven by the advancements in broadband wireless communication and digital signal processing for wired communication. Consequently, various resea...
In recent years, the demand for analog-to-digital converter (ADC) with high multi-gigahertz sampling rates and low power consumption has been on the rise, driven by the advancements in broadband wireless communication and digital signal processing for wired communication. Consequently, various research efforts are actively underway to increase the operating speed of ADCs. Among these, the time-interleaved (TI) technique, which involves connecting ADCs in parallel, stands out as a prominent method for speed enhancement. However, TIADC faces limitations due to the nonlinear characteristics resulting from timing mismatches among its sub-channels, which can significantly degrade performance. This thesis proposes a background calibration method utilizing a fractional delay finite impulse response (FIR) filter to correct timing skew errors. The digital output of the ADC is passed through a FIR filter, and the sign-sign (SS) least mean square (LMS) algorithm is employed to effectively correct skew errors without the need for additional ADC channels. This calibration approach reduces timing skew errors by transmitting digital codes to a digital-to-time converter (DTC). However, DTC is sensitive to process, voltage, and temperature (PVT) variations, which is a drawback. To ensure stable operation of DTC, this thesis introduces a replica feedback loop to maintain a constant full-scale range. Additionally, a delay measurement circuit using a histogram counter method is added to measure the full-scale range of the DTC. The proposed DTC is fabricated in a 28nm CMOS process and occupies an area of 0.0129 mm2. Moreover, it consumes 0.41mW of power at a speed of 2.5Gs/s.
In recent years, the demand for analog-to-digital converter (ADC) with high multi-gigahertz sampling rates and low power consumption has been on the rise, driven by the advancements in broadband wireless communication and digital signal processing for wired communication. Consequently, various research efforts are actively underway to increase the operating speed of ADCs. Among these, the time-interleaved (TI) technique, which involves connecting ADCs in parallel, stands out as a prominent method for speed enhancement. However, TIADC faces limitations due to the nonlinear characteristics resulting from timing mismatches among its sub-channels, which can significantly degrade performance. This thesis proposes a background calibration method utilizing a fractional delay finite impulse response (FIR) filter to correct timing skew errors. The digital output of the ADC is passed through a FIR filter, and the sign-sign (SS) least mean square (LMS) algorithm is employed to effectively correct skew errors without the need for additional ADC channels. This calibration approach reduces timing skew errors by transmitting digital codes to a digital-to-time converter (DTC). However, DTC is sensitive to process, voltage, and temperature (PVT) variations, which is a drawback. To ensure stable operation of DTC, this thesis introduces a replica feedback loop to maintain a constant full-scale range. Additionally, a delay measurement circuit using a histogram counter method is added to measure the full-scale range of the DTC. The proposed DTC is fabricated in a 28nm CMOS process and occupies an area of 0.0129 mm2. Moreover, it consumes 0.41mW of power at a speed of 2.5Gs/s.
주제어
#Timing-Skew Calibration Fractional Delay FIR Filter Digital-to-Time Converter
학위논문 정보
저자
Gyuchan Cho
학위수여기관
건국대학교 대학원
학위구분
국내석사
학과
전자·정보통신공학과
지도교수
Jintae Kim
발행연도
2024
총페이지
46
키워드
Timing-Skew Calibration Fractional Delay FIR Filter Digital-to-Time Converter
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