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NTIS 바로가기電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A, v.31A no.2, 1994년, pp.125 - 134
이재흥 (한양대학교 전자공학과) , 정정화 (한양대학교 전자공학과)
This paper proposes a new top-down technology mapping algorithm for minimizing the chip area and the path delay time of lookup table-based field programmable gate array(FPGA). First, we present the decomposition and factoring algorithm using common subexpre ssion which minimizes the number of basic ...
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