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논문 상세정보

DCT/DST/DHT 하드웨어 구현을 위한 2차원 시스톨릭 어레이

Two-dimentsional systolic arrays for DCT/DST/DHT hardware implementation

Abstract

We propose two architectures using two dimensional systolic arrays for the DCT/DST/DHT. One decomposes the N-point DCT/DST/DHT into even-and odd-numbered frequency samples, and then computes them independently at the same time. In addition, the proposed architecture can be used for the IDCT/IDST/IDHT. Anogher is the modified version for the DHT/IDHT. Two proposed architectures generate outputs sequentially using real multiplications and additions. As compared to the conventional methods the proposed systolic arrays exhibit many advantages in terms of simplicity of the processing element (PE), latency, and throughput. Teh simulation results using VHDL, international standard language for hardware description, show the effectiveness of the proposed architecture.

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참고문헌 (0)

  1. 이 논문의 참고문헌 없음

이 논문을 인용한 문헌 (1)

  1. Jeong Dong-Yun ; Seo Hae-Jun ; Bae Hyeon-Deok ; Cho Tae-Won 2006. "2-D DCT/IDCT Processor Design Reducing Adders in DA Architecture" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, 43(3): 48~58 

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