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문제 정의
- 본 논문에서는 이러한 아날로그의 비선형성을 고려하여 50[μS] 샘플링 타임 이내의 시정수나 제어조건은 무시하고 아날로그 제어기의 비선형 조건을 고려한 모델을 만들었다. 각각의 설명은 다음 장에서 설명하기로 한다.
- 그림 6의 각 부분의 설명은 다음과 같다. 본 논문에서는 HVDC 시스템의 제어 동작만을 고려하려고 하기 때문에 Pole Control의 내부 구성은 생략하기로 하겠다.
- 마지막으로 등간격 점호 발생기는 Ramp 발생기로부터 나오는 톱니파와 톱니파의 최대 값을 검출하여 이를 평활한 DC 파를 비교하여 Oscillator의 기준 파를 만들고 Oscillator의 기준파와 제어기의 오차 값을 비교하여 등간격 점호 신호를 발생시키는 것으로 톱니파의 최대 값을 검출하여 평활한 이유는 계통 주파수에 대한 Balancing 능력을 갖기 위한 이유이다. 등간격 점호를 변조시키는 입력으로써는 톱니파를 평활한 DC 입력과 3차 고조파 Balancing 회로 출력, α Balancing 출력 그리고 γ Balancing 출력이다.
- 본 논문은 제주-해남 HVDC시스템의 제어동작을 분석하기 위해서 전력전자 수준에서 HVDC 시스템을 모델링 하였다. 전력전자 수준에서 HVDC 시스템의 제어동작은 AC 계통의 고장에 의한 HVDC 시스템의 회복력과 HVDC 시스템의 스트레스를 분석하기 위해서 필수 적이다.
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