1MHz 신호 대역폭출 갖는 12-비트 Sigma-Delta 변조기의 비이상성에 대한 조사 Investigation on the Nonideality of 12-Bit Sigma-Delta Modulator with a Signal Bandwidth of 1 MHz원문보기
본 논문에서는 OSR=25에서 1 [MHz] 신호 대역폭, 12-비트 해상도를 만족하는 SOSOC $\Sigma$-Δ길 변조기 설계를 위하여 아날로그 비이상성 허용범위를 조사하였다. 공급전압 3.3 [V]에서 사양을 만족하는 $\Sigma$-Δ 변조기 설계를 위하여 우선 저전압에 적합한 SOSOC $\Sigma$-Δ 변조기 모델과 이득계수를 구하였다. 그리고 아날로그 비이상성인 증폭기 유한한 이득, SR, 폐루프 극점, 스위치 ON 저항 그리고 캐패시터부정합과 같은 $\Sigma$-Δ 변조기의 성능 저하 요인들을 이상적인 $\Sigma$-Δ 변조기 모델에 첨가하여 $\Sigma$-Δ 변조기의 성능 예측과 비 이상성의 허용범위를 규정하였다. 이를 토대로 사양을 만족하는 $\Sigma$-Δ 변조기 설계 시 $\Sigma$-Δ 변조기를 구성하는 회로의 사양에 대한 지침과 $\Sigma$-Δ 변조기의 성능을 예측 할 수 있다.
본 논문에서는 OSR=25에서 1 [MHz] 신호 대역폭, 12-비트 해상도를 만족하는 SOSOC $\Sigma$-Δ길 변조기 설계를 위하여 아날로그 비이상성 허용범위를 조사하였다. 공급전압 3.3 [V]에서 사양을 만족하는 $\Sigma$-Δ 변조기 설계를 위하여 우선 저전압에 적합한 SOSOC $\Sigma$-Δ 변조기 모델과 이득계수를 구하였다. 그리고 아날로그 비이상성인 증폭기 유한한 이득, SR, 폐루프 극점, 스위치 ON 저항 그리고 캐패시터 부정합과 같은 $\Sigma$-Δ 변조기의 성능 저하 요인들을 이상적인 $\Sigma$-Δ 변조기 모델에 첨가하여 $\Sigma$-Δ 변조기의 성능 예측과 비 이상성의 허용범위를 규정하였다. 이를 토대로 사양을 만족하는 $\Sigma$-Δ 변조기 설계 시 $\Sigma$-Δ 변조기를 구성하는 회로의 사양에 대한 지침과 $\Sigma$-Δ 변조기의 성능을 예측 할 수 있다.
In this paper, it investigated the permitted limit of the analog nonideality for the SOSOC Σ-Δ modulator design which is satisfied with 1 [MHz] signal bandwidth and 12-bit resolution in the OSR=25. Firstly, it get the SOSOC Σ-Δ modulator model and gain coefficient which is suitable in low voltage fo...
In this paper, it investigated the permitted limit of the analog nonideality for the SOSOC Σ-Δ modulator design which is satisfied with 1 [MHz] signal bandwidth and 12-bit resolution in the OSR=25. Firstly, it get the SOSOC Σ-Δ modulator model and gain coefficient which is suitable in low voltage for the Σ-Δ modulator design which is satisfied with the specification in the supply voltage 3.3 [Vl. And it provided the performance prediction of the Σ-Δ modulator and the permitted limit of the nonideality by adding the performance degradation facts of the Σ-Δ modulator such as the finite gain of the amplifier, the SR, the closed-loop pole, the switch ON resistance and the capacitor mismatch to the ideal Σ-Δ modulator model. When designed the Σ-Δ modulator which is satisfied with the specification by the base above, it will be able to predict the performance of the Σ-Δ modulator and the guide for the specification of the circuit which composes the Σ-Δ modulator.
In this paper, it investigated the permitted limit of the analog nonideality for the SOSOC Σ-Δ modulator design which is satisfied with 1 [MHz] signal bandwidth and 12-bit resolution in the OSR=25. Firstly, it get the SOSOC Σ-Δ modulator model and gain coefficient which is suitable in low voltage for the Σ-Δ modulator design which is satisfied with the specification in the supply voltage 3.3 [Vl. And it provided the performance prediction of the Σ-Δ modulator and the permitted limit of the nonideality by adding the performance degradation facts of the Σ-Δ modulator such as the finite gain of the amplifier, the SR, the closed-loop pole, the switch ON resistance and the capacitor mismatch to the ideal Σ-Δ modulator model. When designed the Σ-Δ modulator which is satisfied with the specification by the base above, it will be able to predict the performance of the Σ-Δ modulator and the guide for the specification of the circuit which composes the Σ-Δ modulator.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 1 [MHz] 신호대역에서 12-비트 해상 도를 만족하는 1- 비트 양자화기를 갖는 SOSOC S-A 변조기의 설계에 앞서서 아날로그 회로에서 발생되는 비이상성의 허용범위를 조사를 하였다. 이를 위하여 먼저 SOSOC 변조기의 이상적인 모델링에 입력 레벨에 따른 각 단의 적분기에서 출 력되는 범위를 조사하여 3.
제안 방법
회로의 비이상성에 민감 하다는 단점이 있다.μ 본 논문에서는 1 [眦I 신호 대역폭, 12-비트 해상도를 만족하는 과표본화 변조기의 비이상성의 허용범위에 대한 기준요건을 확립하기 위하여 MATLAB을 통하여 비이상성의 허용범위를 조사하였다 이를 위하여 3.3 [V] 공급 전압에서 증폭기 출력 폭이 ±1 [V]로 제약 된 이 상적인 SOSOC (Second-Order Second-Order Cascade) J-J 변조기의 모델을 통하여 먼저 증폭 기 유한한 이득에 대한 영향을 조사한 후 증폭기의 SR(Slew Rate), SC(Switch-Capacitor) 적분기의 폐 루프 극점 (closed-loop pole), 스위치 ON 저항, 캐 패시터 부정합을 순차적으로 이상적인 모델에 첨가 하여 각각의 아날로그 비이상성에 대한 허용범위를 조사한다.
3 [V] 공급전압에서 증폭 기를 구현할 시 선형적으로 출력 할 수 있는 출력 범위 ±1 [V]를 위한 이득계수를 모델링을 통하여 구했다. 그리고 #4 변조기의 성능 저하 요인 중 증폭기의 이득과 SR, SC 적분기의 폐루프 극점, 캐 패시터의 부정합에 의한 이득계수의 변화 그리고 스위치 저항의 비이상성을 이상적인 모델 적용하여 S-A 변조기 사양을 만족할 수 있는 범위를 조사를 하였다. 그 결과 증폭기 이득 80 [dB], 출력범위 ±1 [V]에서 1 圖z] 신호대역에서 12-비트 해상도를 만족하기 위해서는 폐루프 극점 주파수는 200 [Mb] 이상, 증폭기의 SR는 255 [V/词 이상, 스위치 저 항은 390 [Q] 이하와 ±3 [%]의 캐패시터의 부정 합이 만족되어야 함을 알 수 있다.
표 4의 음영이 있는 경우는 이제까지 조사한 비 이상성 범위를 규정한 것이다. 나머지의 비이상성의 범위 경우는 증폭기 이득 80 [dB], 증폭기 최대 줄 력 범위를 ±1 [V]로 동일하게 한 후, 폐루프 극 점, 스위치 저항에 대한 시정수, SR을 일정하게 변하여 각각의 경우에 대한 캐패시터 부정합 범위와 입력 레벨 -5 [dB]에서의 SNR을 조사했다.
이러한 신호의 조절의 근본적인 목적은 £-4 변조기를 이루고 있는 각 단의 SC 적분기 출력이 포화 없이하여 변조기 OL을 최대로 하여 최대 SNR을 유지하기 위함이다. 본 논문에서는 증폭기의 최대 선형 출력범위를 회로 레벨에서의 증폭기를 고려하여 증폭기 출력 단의 NMOS 트랜지스터의 오버드라이브(overdrive) 전압을 약 0.3 [V], PMOS 트랜지스터의 오버드라이브 전압을 0.4 [V]하여 공 급전압 3.3 [V]에서 0.65 [V] ~ 2.65 [V]로 출력 범위로 규정하였다. 그림 6(a)에서 SOSOC 변조기의 입력신호 레벨이 -3 [dB](0.
본 논문에서는 첫 번째 적분기의 표본화 캐패시 턴스 크기를 1 [pF]으로 설정하였다. 나머지 단의 캐패시턴스는 캐패시터 제조 시 발생되는 캐패시터 의 부정합을 고려하여 1 : 0.
5 [V]를 인가하여 증폭기 이득에 따른 SNR 변화를 조사한 결과이다. 사양조건을 만족 하기 위해서는 증폭기의 이득은 최소 50 [dB] 정도 면 12-비트를 만족시킬 수 있으나 회로 구현 시 다른 비이상성에 대한 여유를 위하여 증폭기의 이득 을 본 논문에서는 80 [dB]로 설정하였다.
본 논문에서는 1 [MHz] 신호대역에서 12-비트 해상 도를 만족하는 1- 비트 양자화기를 갖는 SOSOC S-A 변조기의 설계에 앞서서 아날로그 회로에서 발생되는 비이상성의 허용범위를 조사를 하였다. 이를 위하여 먼저 SOSOC 변조기의 이상적인 모델링에 입력 레벨에 따른 각 단의 적분기에서 출 력되는 범위를 조사하여 3.3 [V] 공급전압에서 증폭 기를 구현할 시 선형적으로 출력 할 수 있는 출력 범위 ±1 [V]를 위한 이득계수를 모델링을 통하여 구했다. 그리고 #4 변조기의 성능 저하 요인 중 증폭기의 이득과 SR, SC 적분기의 폐루프 극점, 캐 패시터의 부정합에 의한 이득계수의 변화 그리고 스위치 저항의 비이상성을 이상적인 모델 적용하여 S-A 변조기 사양을 만족할 수 있는 범위를 조사를 하였다.
성능/효과
1. 이득계수는 안정성을 보장하며 고 해상도와 높은 OL 유지.
그리고 #4 변조기의 성능 저하 요인 중 증폭기의 이득과 SR, SC 적분기의 폐루프 극점, 캐 패시터의 부정합에 의한 이득계수의 변화 그리고 스위치 저항의 비이상성을 이상적인 모델 적용하여 S-A 변조기 사양을 만족할 수 있는 범위를 조사를 하였다. 그 결과 증폭기 이득 80 [dB], 출력범위 ±1 [V]에서 1 圖z] 신호대역에서 12-비트 해상도를 만족하기 위해서는 폐루프 극점 주파수는 200 [Mb] 이상, 증폭기의 SR는 255 [V/词 이상, 스위치 저 항은 390 [Q] 이하와 ±3 [%]의 캐패시터의 부정 합이 만족되어야 함을 알 수 있다. 이와 같은 모델 링을 통하여 설계할 E-4 변조기의 성능을 미리 예 측 할 수 있었고 아날로그 비이상성에 대한 영향과 허용범위를 규정함으로써 변조기 설계를 위한 기준요건을 확립 할 수 있다.
그 결과 증폭기 이득 80 [dB], 출력범위 ±1 [V]에서 1 圖z] 신호대역에서 12-비트 해상도를 만족하기 위해서는 폐루프 극점 주파수는 200 [Mb] 이상, 증폭기의 SR는 255 [V/词 이상, 스위치 저 항은 390 [Q] 이하와 ±3 [%]의 캐패시터의 부정 합이 만족되어야 함을 알 수 있다. 이와 같은 모델 링을 통하여 설계할 E-4 변조기의 성능을 미리 예 측 할 수 있었고 아날로그 비이상성에 대한 영향과 허용범위를 규정함으로써 변조기 설계를 위한 기준요건을 확립 할 수 있다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.