[논문]SLS 다결정 실리콘 TFT 소자의 불량분석에 관한 연구

오재영; 김동환; 박정호; 박원규

doi:10.4313/jkem.2002.15.11.969

문제 정의

디스플레이 상에 더 많은 회로를 집적하기 위해서는 고성능의 회로에 적합한 short channel TFT를 제작해야 한다. 본 그룹은 SLS 다결정 실리콘 박막을 이용하여 short channel TFT를 제작하고 그 전기적 특성을 측정 분석하여 얻어진 결과를 발표한 바 있다[6]. 본 논문에서는 제작된 short channel TFT의 구조를 관찰하고 소자의 전기적 특성이 저하되는 원인을 규명하여 공정의 개선을 모색하고자 하였다.
본 그룹은 SLS 다결정 실리콘 박막을 이용하여 short channel TFT를 제작하고 그 전기적 특성을 측정 분석하여 얻어진 결과를 발표한 바 있다[6]. 본 논문에서는 제작된 short channel TFT의 구조를 관찰하고 소자의 전기적 특성이 저하되는 원인을 규명하여 공정의 개선을 모색하고자 하였다.
방법이다[11]. 본 실험에서도 실리콘 내의 도핑 농도를 확인하기 위해 사용되었다.

가설 설정

-5V), (b) p-type SLS 다결정 실리콘 TFT의 채널길이에 따른 I_d-V_d 특성 (V_g= -9V).

제안 방법

FIB system (Philips Electron Optics/FEI Corporation 200×P focused ion beam workstation, Cambridge Univ, in U.K)을 사용하여 TFT소자의 조상의 문제점을 분석하였다. 플라티늄을 이온주입시 damage를 줄이기 위해 20-30nm 증착후 few pA, 10^-6Pa, 30keV 의 ³¹Ga (m.
n-type 과 p-type 소자의 게이트 폭/길이=20/2.5㎛ 소자를 그림 1 과 같은 단면으로 절단하면서 이미지를 관찰하였다. 그림 4 에 나타낸 바와 같이 전체 디바이스 구조상에는 문제점이 없었다.
소자 측정은 3-terminal 방식으로, 소스를 접지하고 각각 게이트와 드레인에 전압을 인가하여 드레인 전류를 측정하였다. 게이트 폭은 20㎛로 일정하게 유지시키고, 게이트 길이(L)을 변화시키면서 소자를 측정 하였다. 다결정 실리콘 막을 만드는 SLS 공정은 LG-Philips LCD 안양연구소에서 수행되었으며 자세한 공정 조건은 참고문헌에 제시되어 있다.
기존의 다결정 실리콘 보다 우수한 특성을 얻기 위해 제작된 SLS 다결정 실리콘TFT를 가지고 소자측정 중 n-type TFT 소자에서 저하된 특성을 관찰하였고, 구조적으로 FIB 분석과 전기적으로 ASR 분석을 통해 원인규명을 하였다. FIB 분석결과 n-type.
낮은 도핑 농도는 TFT 소자의 활성 영역인 실리콘이 외부로 연결되는 알루미늄 금속 배선 계면에서 에너지 장벽을 높이고 공핍층을 크게 하므로 소자 성능에 나쁜 영향을 준다. 비교 데이터를 얻기 위해 SLS 방법이 아닌 간단한 열처리 에 의해 다결정화된 실리콘 TFT 소자를 가지고 그림 6.(b)과 같은 조건으로 온도 450℃, 시간 30min, 혼합 가스 (H₂ 20% + N₂ 80%)에서 열처리를 하였다. 게이트 길이 2.
소자의 제작 공정은 참고문헌[8]에 자세히 제시되어 있다. 소자 측정은 3-terminal 방식으로, 소스를 접지하고 각각 게이트와 드레인에 전압을 인가하여 드레인 전류를 측정하였다. 게이트 폭은 20㎛로 일정하게 유지시키고, 게이트 길이(L)을 변화시키면서 소자를 측정 하였다.
K)을 사용하여 TFT소자의 조상의 문제점을 분석하였다. 플라티늄을 이온주입시 damage를 줄이기 위해 20-30nm 증착후 few pA, 10^-6Pa, 30keV 의 ³¹Ga (m.p=302.9K) 이온으로 시편을 45 º 기울어진 상태에서 절단하면서 이차전자/이온을 검출하여 이미지를 형성하였. 결과 SiO₂ 는 검은색, 실리콘과 SiNx 는 회색, 알루미늄은 밝게 빛나는 것으로 보이는 화학적 명암 대조를 얻을 수 있었다.

대상 데이터

본 소자는 일반 반도체공정과 호환성이 있게 하기 위해서 실리콘 웨이퍼 기판을 지지기판으로 사용하였다. 그림 1에 게이트(gate)아래 채널영역이 소스(source)와 드레인(drain)을 분리시켜 놓은 self-align 된 소자의 단면을 나타내었으며 LDD구조[7]는 적용하지 않았다.

이론/모형

집적도를 높이기 위해 소자의 크기는 작아지며, 따라서 막 두께 및 contact hole 의 크기도 작아져야하므로 건식식각이 불가피하다.[13] 본 실험에서는 2×2㎛의 contact hole 에 MERIE 방식을 사용하였는데, 이 방법에 의한 식각시 탄소, 불소 성분이 완전히 비활성화 되지 않아 실리콘 내부와 실리콘/SiO₂ 계면에 불순물 층으로 작용하여 소자성능이 저하된 것이다. 특히, n-type 소자의 경우 도펀트인 인(P) 원소는 불소 성분과 반응하여, 표면에 불균질한 비정질층(ex.
automatic spreading resistance(ASR) 방법으로 도핑 농도 분포를 분석하였다. 그림 6.

성능/효과

그림 2.(a) 특성에서는 최대 전류와 최소 전류비가 약 10⁸,캐리어의 이동도가 약 100㎠/v.s이므로 p-type소자로서는 비교적 좋은 특성을 나타내고 있다. 그림 2.
FIB 분석결과 n-type. TFT 소자의 경우 실리콘과 알루미늄 금속 전극 사이에 불활성 계면이 형성된 것을 확인했으며, n-type 도펀트인 인(P) 원소가 RIE 방식의 건식식각시 실리콘 표면에 불활성 막을 형성시킨 것으로 생각되었다. 또한, ASR 결과 도핑 농도와 활성화 조건에 문제가 있는 것을 확인하였다.
9K) 이온으로 시편을 45 º 기울어진 상태에서 절단하면서 이차전자/이온을 검출하여 이미지를 형성하였. 결과 SiO₂ 는 검은색, 실리콘과 SiNx 는 회색, 알루미늄은 밝게 빛나는 것으로 보이는 화학적 명암 대조를 얻을 수 있었다. FIB는 인공적인 변형을 가하지 않고 단면을 관찰 할 수 있는 방법이다[10].
(a) 소자는 rapid thermal annealing (RTA, 1000℃, 10sec) 방법으로 활성화 되었다. 도즈량이 높아질수록 도핑농도가 증가하는 경향성을 보였지만, 3×l0¹⁵cm^-2 도즈로 제작된 본 소자의 경우 약 1×10¹⁹/㎤ 의 최고 도핑 농도를 나타내야 정상이었으나 실제로는 실리콘 웨이퍼(P-100)의 도핑 농도(1×10¹⁵/㎤ )보다 조금 높은 값만을 나타내었다. 도펀트가 실리콘 내에서 가우시안(Gaussian) 분포를 나타내므로 실제 캐리어(carrier) 농도는 부피단위로 나타내어지며 식 (1)에 의한 TSUPREM 시뮬레이션으로 최고 농도(Np)를 계산하였다.
TFT 소자의 경우 실리콘과 알루미늄 금속 전극 사이에 불활성 계면이 형성된 것을 확인했으며, n-type 도펀트인 인(P) 원소가 RIE 방식의 건식식각시 실리콘 표면에 불활성 막을 형성시킨 것으로 생각되었다. 또한, ASR 결과 도핑 농도와 활성화 조건에 문제가 있는 것을 확인하였다. 일반적인 다결정 실리콘 TFT 을 사용하여 수소 분위기에서 열처리를 하여 전류-전압 특성을 비교한 결과 소자 성능이 향상되어 ASR 결과를 뒷받침하는 결과를 얻었다.
또한, ASR 결과 도핑 농도와 활성화 조건에 문제가 있는 것을 확인하였다. 일반적인 다결정 실리콘 TFT 을 사용하여 수소 분위기에서 열처리를 하여 전류-전압 특성을 비교한 결과 소자 성능이 향상되어 ASR 결과를 뒷받침하는 결과를 얻었다. 문제로 밝혀진 도핑과 활성화 조건을 개선중이며, contact 성능 향상을 위해 건식과 습식 식각 공정을 동시에 사용할 계획이다.

후속연구

일반적인 다결정 실리콘 TFT 을 사용하여 수소 분위기에서 열처리를 하여 전류-전압 특성을 비교한 결과 소자 성능이 향상되어 ASR 결과를 뒷받침하는 결과를 얻었다. 문제로 밝혀진 도핑과 활성화 조건을 개선중이며, contact 성능 향상을 위해 건식과 습식 식각 공정을 동시에 사용할 계획이다. 또한 Mo 게이트를 사용하여 저온 다결정 실리콘 TFT 소자를 제작중이다.

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