본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.
본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.
In this study, Multi-Values Logic processor was designed using the basic circuit of the electric current mode CMOS. First of all, binary FFT(Fast Fourier Transform) was extended and high-speed Multi-Valued Logic processor was constructed using a multi-valued logic circuit. Compared with the existing...
In this study, Multi-Values Logic processor was designed using the basic circuit of the electric current mode CMOS. First of all, binary FFT(Fast Fourier Transform) was extended and high-speed Multi-Valued Logic processor was constructed using a multi-valued logic circuit. Compared with the existing two-valued FFT, the FFT operation can reduce the number of transistors significantly and show the simplicity of the circuit. Moreover, for the construction of amount was used inside the FFT circuit with the set of redundant numbers like ［0,1,2,3］. As a result, the defects in lines were reduced and it turned out to be effective in the aspect of normality an regularity when it was used designing VLSI(Very Large Scale Integration). To multiply FFT, the time and size of the operation was used as LUT(Look Up Table) Finally, for the compatibility with the binary system, multiple-valued hybrid-type FFT processor was proposed and designed using binary-four valued encoder, four-binary valued decoder, and the electric current mode CMOS circuit.
In this study, Multi-Values Logic processor was designed using the basic circuit of the electric current mode CMOS. First of all, binary FFT(Fast Fourier Transform) was extended and high-speed Multi-Valued Logic processor was constructed using a multi-valued logic circuit. Compared with the existing two-valued FFT, the FFT operation can reduce the number of transistors significantly and show the simplicity of the circuit. Moreover, for the construction of amount was used inside the FFT circuit with the set of redundant numbers like ［0,1,2,3］. As a result, the defects in lines were reduced and it turned out to be effective in the aspect of normality an regularity when it was used designing VLSI(Very Large Scale Integration). To multiply FFT, the time and size of the operation was used as LUT(Look Up Table) Finally, for the compatibility with the binary system, multiple-valued hybrid-type FFT processor was proposed and designed using binary-four valued encoder, four-binary valued decoder, and the electric current mode CMOS circuit.
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제안 방법
따라서 입력단에 128비트의 병렬 데이터가 들어오고 부호기에 의해 64비트의 병렬 4치 데이터가 FFT 연산기에 의해 연산이 되어지고 다시 출력단에 복호기에 의해 128비트의 병렬데이터가 출력이 되어진다. FFT가산에서의 캐리발생에 의해 생기는 오버플로워는 병렬가산기에서 LSB의한 비트를버리는 것으로 라운딩 하였다.
구성하였다. PD 수 표현의 가산기 구성의 예로써 PD(r, q)의 다양한 가산기를 구성할 수 있지만 본 논문에서는 FFT연산에서 4치 연산을 이루어지는 조건하에서 이를 위해 2입력 가산기를 기본으로 한 PD(2, 2)와 PD(2, 3)가산기를 보였고 이를 연산단의 가산 속도와 트랜지스터의 게이트수를 비교해 PD(2, 3)이 빠른 연산속도와 적은 트랜지스터 숫자로 인해 PD(2, 3)을 선택하여 전체 가산기를 구성했다. 또한, 승산기를 대체되는 다치 LUT로 승산기를 대신해서 가산과 승산에 생기는 지연시간을 맞추고 LUT도 4치 연산을 위해 4치 LUT로 구성했다.
그리고 승산기의 값을 위한 데이터베이스는 선택적으로 16포인트의 8비트의 샘플링값을 미리 테이블화해서 연산이 이루어질 때 값이 정해질 수 있도록 다치 프로그래밍 값을 이용했다. 각 가산기와 LUT의유효함은 기본 전류모드 CMOS 0.51皿를 이용하였고 P-SPICE 시뮬레이션으로 이론치와 회로의 유효함을확인하였다. 이상에서, PD 수 표현과 다치 LUT을이용하여 FFT연산기를 구성하면 연산에서 생기는선형 합은 별도의 능동 소자 없이 결선만으로 얻어지므로 연산기의 구조를 정형화 할 수 있고, Radix-2 FFT와 4치 전류모드 CMOS를 이용해 보다 고속의소자의 구현이 가능하고 현재의 이진 기술과 함께호환할 수 있는 하이브리드형의 시스템 대한 아이디어를 제공함으로 기존의 이진 시스템과 충분히 공존할수 있는 시스템 개발이 가능함을 지적하였다.
또한, 승산기를 대체되는 다치 LUT로 승산기를 대신해서 가산과 승산에 생기는 지연시간을 맞추고 LUT도 4치 연산을 위해 4치 LUT로 구성했다. 그리고 승산기의 값을 위한 데이터베이스는 선택적으로 16포인트의 8비트의 샘플링값을 미리 테이블화해서 연산이 이루어질 때 값이 정해질 수 있도록 다치 프로그래밍 값을 이용했다. 각 가산기와 LUT의유효함은 기본 전류모드 CMOS 0.
그리고다시 전류모드를 기존 2치로 바꾸는 복호기회로를구성되는 전체 하이브리드형 FFT회로를 구성했다. 4 치 메모리 배열과 4치 연산 소자, 그리고 4치 LUT 를 이용한 radix-2 FFT 구현은 2진 시스템과 비교해칩면적과 속도를 향상했다.
기본 전압모드 2치 시스템과 호환을 위해서 [그림 16]에서 블록도 처럼 전체 FFT회로의 입력부분 앞에 2치-4치 변환 부호기를 사용해 4치 전류모드로변환하고 PD(2, 3)가산기와 특성 변수값을 가지는 다치 LUT를 이용해 FFT연산회로를 구성했다. 그리고다시 전류모드를 기존 2치로 바꾸는 복호기회로를구성되는 전체 하이브리드형 FFT회로를 구성했다.
PD 수 표현의 가산기 구성의 예로써 PD(r, q)의 다양한 가산기를 구성할 수 있지만 본 논문에서는 FFT연산에서 4치 연산을 이루어지는 조건하에서 이를 위해 2입력 가산기를 기본으로 한 PD(2, 2)와 PD(2, 3)가산기를 보였고 이를 연산단의 가산 속도와 트랜지스터의 게이트수를 비교해 PD(2, 3)이 빠른 연산속도와 적은 트랜지스터 숫자로 인해 PD(2, 3)을 선택하여 전체 가산기를 구성했다. 또한, 승산기를 대체되는 다치 LUT로 승산기를 대신해서 가산과 승산에 생기는 지연시간을 맞추고 LUT도 4치 연산을 위해 4치 LUT로 구성했다. 그리고 승산기의 값을 위한 데이터베이스는 선택적으로 16포인트의 8비트의 샘플링값을 미리 테이블화해서 연산이 이루어질 때 값이 정해질 수 있도록 다치 프로그래밍 값을 이용했다.
본 논문에서 논리회로부분인 FFT의 연산을 하기위해 필요한 가산기는 4치 PD 가산기를 사용하여이용하였고 승산기는 칩면적과 지연시간을 맞추기어렵기 때문에 다치 LUT를 인용하였고 하이브리드형 FFT를 위해 입력단에 2진 4치논리 부호기를 구성하여 연산 후 4치를 2진으로 바꾸는 복호기로 구성하였다.
본 논문에서 다치 가산에는 캐리 전파를 없애기 위해서 PD수 표현을 이용한 PD(r, q) 가산기를 이용한다. 여기서 입력단에는 이진의 데이터를 4치로 바꾸어 FFT 연산을 하고 최종 2진 회로로 바꾸는 하이브리드형 FFT 연산기 설계를 위해 가산기 하나의 PD 소자를 2입력 설계하였다.
본 논문에서는 캐리 전파 없이 병렬 가산이 가능하고 게이트 지연을 줄여 연산의 속도를 고속화 할수 있는 PD 수 표현의 가산기와 이를 이용한 FFT 연산회로를 구성하였다. PD 수 표현의 가산기 구성의 예로써 PD(r, q)의 다양한 가산기를 구성할 수 있지만 본 논문에서는 FFT연산에서 4치 연산을 이루어지는 조건하에서 이를 위해 2입력 가산기를 기본으로 한 PD(2, 2)와 PD(2, 3)가산기를 보였고 이를 연산단의 가산 속도와 트랜지스터의 게이트수를 비교해 PD(2, 3)이 빠른 연산속도와 적은 트랜지스터 숫자로 인해 PD(2, 3)을 선택하여 전체 가산기를 구성했다.
여기서 입력단에는 이진의 데이터를 4치로 바꾸어 FFT 연산을 하고 최종 2진 회로로 바꾸는 하이브리드형 FFT 연산기 설계를 위해 가산기 하나의 PD 소자를 2입력 설계하였다. 다음의 두 가지 PD(2, 3)과 PD(2, 2)를 제시하였다.
감소시킬 수 있다. 하지만 기존 메모리와 상관관계를 볼 때 메모리와 논리회로를 모두 다치로하기에는 아직 시스템의 호환문제가 있으므로 이 논문에서는 입력 데이터를 부호기회로를 통해 4치로 변환하고 고속연산이 필요한 연산 논리회로는 4치로 구성하고 최종 출력 시 2치로 변환해 다시 저장하거나 출력하는 시스템의 하이브리드형을 제시한다. 또한 PD 연산 회로의 구현에 있어서 전류모드 CMOS 회로를 사용해 선형7]산을 수행할 때 결선만으로 선형가산이 실행되어지므로 능동소자의 수를 줄일 수 있고 고속의 연산을 수행할 수 있다.
이론/모형
하지만 Radix-4 는 처리 요소가 복잡해진다. 따라서 이 논문에서는 Radix-2를 기본으로 4치 FFT 연산기를 채택했다. Radix-2의 16Point FFT 회로 블록도가 [그림 15]이다
본 논문에서는 전류모드 CMOS회로를 기본으로 구성되어 있다. 초기 CMOS회로는 전압 방식 다치논리 회로로 구성되어 졌으며 2치 논리 회로에 비해 복잡성과 전달 지연 때문에 경쟁이 되지 못한다.
성능/효과
[그림 12]에서 입력 A, B의 입력에 따른 지연시간(Delay time)은 2n의 시간이 걸렸다. 따라서 이것은 전압모드 LUT보다전류모드 LUT를 사용했을 때 보다 좋은 지연시간과 트랜지스터의 개수를 줄여주는 효과가 있었다. 따라서 FFT 연산기 설계에서 전류 모드 LUT를 사용하여 보다 적은 칩면적과 지연시간을 이득을 얻을 수 있다.
여기서 본 논문에서는 FFT 가산기를 위해에서 보는 것처럼 4비트의 가산회로를 위해서 사용되는 트랜지스터 수와 가산단의 수를 비교했을 때 PD(2, 3)이 더욱 용이하고 다치 FFT 연산의 사용되는 진수를 4치로 했을 때 PD(2, 3)이 더욱 용이함을 알 수 있다.
51皿를 이용하였고 P-SPICE 시뮬레이션으로 이론치와 회로의 유효함을확인하였다. 이상에서, PD 수 표현과 다치 LUT을이용하여 FFT연산기를 구성하면 연산에서 생기는선형 합은 별도의 능동 소자 없이 결선만으로 얻어지므로 연산기의 구조를 정형화 할 수 있고, Radix-2 FFT와 4치 전류모드 CMOS를 이용해 보다 고속의소자의 구현이 가능하고 현재의 이진 기술과 함께호환할 수 있는 하이브리드형의 시스템 대한 아이디어를 제공함으로 기존의 이진 시스템과 충분히 공존할수 있는 시스템 개발이 가능함을 지적하였다. 향후의 과제로는 본 논문에서 설명한 Radix-2 FFT에서 연산단을 줄일 수 있는 Radix-4를 이용한 구조와기본셀의 설계가 필수적이고 포스트 시뮬레이션 후에 실제 칩 제작을 해 성능분석과 특성에 대해 연구해야 할 것이고 그리고 이진 논리 시스템에 다치시스템이 보다 쉽게 접근할 수 있도록 다양한 시스템의 개발과 라이브러리화 되어야 하고 전류모드의 레벨 안정화와 노이즈 보상에 대한 연구도 같이 진행되어야 하겠다.
후속연구
향후의 과제로는 본 논문에서 설명한 Radix-2 FFT에서 연산단을 줄일 수 있는 Radix-4를 이용한 구조와기본셀의 설계가 필수적이고 포스트 시뮬레이션 후에 실제 칩 제작을 해 성능분석과 특성에 대해 연구해야 할 것이고 그리고 이진 논리 시스템에 다치시스템이 보다 쉽게 접근할 수 있도록 다양한 시스템의 개발과 라이브러리화 되어야 하고 전류모드의 레벨 안정화와 노이즈 보상에 대한 연구도 같이 진행되어야 하겠다. 그리고 현재는 전압모드의 다치 실현화가 실효면적의 크기가 커지는 문제로 걸림돌이되고 있지만 한 소자에서 여러가지 레벨의 표현할수 있는 소자개발도 함께 이루어져야 할 것이다.
이상에서, PD 수 표현과 다치 LUT을이용하여 FFT연산기를 구성하면 연산에서 생기는선형 합은 별도의 능동 소자 없이 결선만으로 얻어지므로 연산기의 구조를 정형화 할 수 있고, Radix-2 FFT와 4치 전류모드 CMOS를 이용해 보다 고속의소자의 구현이 가능하고 현재의 이진 기술과 함께호환할 수 있는 하이브리드형의 시스템 대한 아이디어를 제공함으로 기존의 이진 시스템과 충분히 공존할수 있는 시스템 개발이 가능함을 지적하였다. 향후의 과제로는 본 논문에서 설명한 Radix-2 FFT에서 연산단을 줄일 수 있는 Radix-4를 이용한 구조와기본셀의 설계가 필수적이고 포스트 시뮬레이션 후에 실제 칩 제작을 해 성능분석과 특성에 대해 연구해야 할 것이고 그리고 이진 논리 시스템에 다치시스템이 보다 쉽게 접근할 수 있도록 다양한 시스템의 개발과 라이브러리화 되어야 하고 전류모드의 레벨 안정화와 노이즈 보상에 대한 연구도 같이 진행되어야 하겠다. 그리고 현재는 전압모드의 다치 실현화가 실효면적의 크기가 커지는 문제로 걸림돌이되고 있지만 한 소자에서 여러가지 레벨의 표현할수 있는 소자개발도 함께 이루어져야 할 것이다.
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