[논문]실리콘 기판에서 다층 메탈을 이용한 CMOS 나선형 인덕터의 Q향상에 관한 연구

손주호; 최석우; 김동용

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The multi layer spiral inductors, which enhance the quality factor Q of an inductor fabricated on the silicon substrate, has been designed using a TSMC CMOS 0.2sum 1-poly 5-metal layer technology. To investigate the performance of the designed inductors, a 2.5-dimensional field simulation tool(Momen...

The multi layer spiral inductors, which enhance the quality factor Q of an inductor fabricated on the silicon substrate, has been designed using a TSMC CMOS 0.2sum 1-poly 5-metal layer technology. To investigate the performance of the designed inductors, a 2.5-dimensional field simulation tool(Momentum) is used. The simulation results show that the quality factor Q of the 5-metal inductor is improved 1.8 times over that of a convention31 spiral inductor at 2GHz for wireless LAN applications.

주제어

AI 본문요약
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문제 정의

ri러나 캐패시터 값이 매우 작으므로 전체적으 로는 크게 영향을 미치지 않는다. 다음으로 Byran 방법에 의 한 Ls의 변화를 고찰해 보자. 다층 메탈을 사용하여 변화하는 변수는 두께뿐이라고 가정한다면 식 (3)에서 볼 수 있듯 이 Ls의 변화는 없다.
그러나 이러한 방법은 복잡한 공정을 거치거나 비용이 비싸다는 단점이 있다. 본 논문에서는 다층 메탈을 이용한 나선형 인덕터를 CMOS 공 정을 이용하여 무선통신 주파수인 900MHz-2.4GHz 대역에 서 Q값을 높일 수 있는 방법에 관하여 연구하였다.
본 논문은 900MHz~2.4GHz의 무선통신 주파수대역에서 3MOS 1-poly 5-metal n-well 0.25# 공정을 이용한 나선형 신덕터의 Q값을 향상시키기 위한 방법에 관하여 연구하였다. Q층 메탈을 사용한 나선형 인덕터는 같은 크기의 나선형 인 걱터에 비교하여 Q값이 향상되었으며, 최대 Q값의 주파수는 낮아지는 특성을 가지고 있다.

제안 방법

또한 레이아웃 룰에 의해 CMOS 공정게 # 비아의 크기는 정해져 있으나, 비아를 메탈 층과 같이 하나의 개체로 하여 시뮬레이션을 하는 경우와 비아를 다른 개제로 만들어 시뮬 레이션 하는 경우에 시뮬레이션 결과는 임치하므로 시뮬레이 션 시간을 단축하기 위하여 비아를 하나의 개체로 레이아웃 하여 시뮬레이션하였다. 시뮬레이션 구간은 lGHz~10GHz까 지로 하였고, 시뮬레이션 결과 데이터는 림 6~9와 같이 1GHz 간격으로 정리하였다.
5D field 시뮬레이션 툴인 모멘텀 을- 이용하여 비교 시뮬레이션 하였다. 민저 모멘텀을 이용하 여 2포트로 레이아웃된 인덕터를 시뮬레이신하여 s-파라미터 를 추출하고, 이때 추출된 s-파라미터를 이용하여 등가회로 의 소자값을 구하여 Q값을 측정하였다.
제안된 다층 메탈 인덕터의 비아는 그림 2, 3과 같이 하나 의 개체로 하여 레이아웃을 수행하여 시뮬레이션 하였다. 비 아를 설계 룰에 의하여 각각으로 레이아웃하여 시뮬레이션 한 경우 시간이 증가하였으나 각각의 비아를 하나의 개체로 레이아웃하여 시뮬레이션 한 결과 시간이 단축되고 특성도 일치하였다.

대상 데이터

본 논문에서 사용한 공정은 TSMC 1-poly 5-metal 0.25/# CMOS n-weU 공정으로 그림 5와 같이 5개의 메탈층이 사용 가능하다. 최상위층 메탈 5의 두께는 1.
본 논문에서 설계한 다층 나선형 인덕터의 모델은 그림 2, 3과 같고, 그림 4는 본 논문에서 사용한 인걱더의 등가회로이 다. 이때 인덕터의 특성은 기판을 포함하여 시뮬레이션 하였 으나 동일한 기판으로 시뮬레이션을 하는 경우 기판의 저항 은 변화하지 않기 때문에 등가회로에서 기판 저항을 포함하 지 않았다.
비아의 크기는 정해져 있으나, 비아를 메탈 층과 같이 하나의 개체로 하여 시뮬레이션을 하는 경우와 비아를 다른 개제로 만들어 시뮬 레이션 하는 경우에 시뮬레이션 결과는 임치하므로 시뮬레이 션 시간을 단축하기 위하여 비아를 하나의 개체로 레이아웃 하여 시뮬레이션하였다. 시뮬레이션 구간은 lGHz~10GHz까 지로 하였고, 시뮬레이션 결과 데이터는 림 6~9와 같이 1GHz 간격으로 정리하였다.

데이터처리

그림 1과 같은 기존의 나선형 인덕더, 그림 2와 같은 메탈 4, 5층을 사용한 인덕터와 그림 3과 같이 5개의 메탈층을 사 용한 인덕터를 #, #로 하여 2.5, 3.5, 4.5, 5.5, 6.5 turn수에 대하여 2.5D field 시뮬레이션 툴인 모멘텀 을- 이용하여 비교 시뮬레이션 하였다. 민저 모멘텀을 이용하 여 2포트로 레이아웃된 인덕터를 시뮬레이신하여 s-파라미터 를 추출하고, 이때 추출된 s-파라미터를 이용하여 등가회로 의 소자값을 구하여 Q값을 측정하였다.
제안된 다층 인덕터의 특성 비교를 위해 그림 9와 같이 4.5 turn의 시뮬레이션 결과를 비교하였다.(a: 기존의 나선형 인덕터, b: 메탈 4, 5층을 사용한 나선형 인덕터, c: 메탈 1-5 층을 사용한 인덕터) 그림 9(a)에서는 기존의 나선형 인덕터 에 비하여 메탈 층을 많이 사용할수록 점차 낮은 주파수에서 최대 Q값을 갖는다.

성능/효과

(a: 기존의 나선형 인덕터, b: 메탈 4, 5층을 사용한 나선형 인덕터, c: 메탈 1-5 층을 사용한 인덕터) 그림 9(a)에서는 기존의 나선형 인덕터 에 비하여 메탈 층을 많이 사용할수록 점차 낮은 주파수에서 최대 Q값을 갖는다. 그리고 인덕터의 인덕턴스 성분의 변화 는 그림 9(b)와 같이 기존의 인덕터와 제안된 인덕터가 거의 일치함을 알 수 있었다. 이것은 식 (3)에서 계산한 것과 같이 두께의 변화가 인덕턴스의 변화에는 크게 의존하지 않는다는 것이다.
Q층 메탈을 사용한 나선형 인덕터는 같은 크기의 나선형 인 걱터에 비교하여 Q값이 향상되었으며, 최대 Q값의 주파수는 낮아지는 특성을 가지고 있다. 그러므로 본 논문의 시뮬레이 년 결과는 무선통신 주파수대역에서 Q값을 향상시킬 수 있음을 보여주고 있다.
제안된 다층 메탈 인덕터의 비아는 그림 2, 3과 같이 하나 의 개체로 하여 레이아웃을 수행하여 시뮬레이션 하였다. 비 아를 설계 룰에 의하여 각각으로 레이아웃하여 시뮬레이션 한 경우 시간이 증가하였으나 각각의 비아를 하나의 개체로 레이아웃하여 시뮬레이션 한 결과 시간이 단축되고 특성도 일치하였다. 따라서 기존의 나선형 인덕터와 비교하여 메탈 층의 두께가 두꺼지는 효과를 가져온다.

후속연구

또한 차후에는 시뮬레이션을 통한 연구만이 아닌 실제 제 작을 통한 결과를 확인할 필요가 있으며 크기를 변화시켜 최 적의 결과를 얻을 수 있는 연구를 수행하여야 할 것이다.

참고문헌 (7)

John R. Long and Miles A. Copeland, 'The Modeling, Characterization, and Design of Monolithic Inductors for Silicon RF IC's,' IEEE Journal of Solid-State Circuits, vol. 32, no. 3, pp. 357-368, Mar. 1997

상세보기
Min Park, Seonghearn Lee, Hyun Kyu Yu, Jin Gun Koo and Kee Soo Nam, 'High Q CMOS-Compatible Microwave Inductors Using Double-Metal Interconnection Silicon Technology,' IEEE Microwave and Guided Wave Letters, vol. 7, no. 2, pp. 45-47, Feb. 1997

상세보기
Min Park, Seonghearn Lee, Hyun Kyu Yu and Kee Soo Nam, 'Optimization of high Q CMOS-compatible microwave inductors using silicon CMOS technology,' IEEE MTT-S Digest, pp. 129-132, 1997
Joachim N. Burghartz, Keith A. Jenkins and Mehmet Soyuer, 'Multilevel-Spiral Inductors Using VLSI Interconnect Technology,' IEEE Electron Device Letters, vol. 17, no. 9, pp 428-430, Sep. 1996

상세보기
M. Soyuer, J. N. Burghartz, K A. Jenkins, S. Ponnapalli, J. F. Ewen and W. E. Pence, 'Multilevel monolithic inductors in silicon technology,' ELECTRONICS LETTERS, vol, 31, no. 5, pp. 359-360, Mar. 1995

상세보기
G. W. Dahlmann and E. M. Yeatman, 'High Q microwave inductors on silicon by surface tension self-assembly,' ELECTRONICS LETTERS, vol. 36, no. 20, pp. 1707-1708, Sep, 2000

상세보기
조현묵, '실리콘 IC에서 정사각-나선형 인덕터의 컴퓨터를 이용한 설계,' 공주대학교 생산기술연구소 논문집, 제4권, pp. 119-127, 1996

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