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문제 정의
- 본 논문에서는 지터 발생을 현저히 줄이고 50~500MHz 의 광범위한 Lock-on 범위를 가지는 새로운 구조의 저전압 DLL에 대해서 설명하였다. 이 DLL은 완전 디지털 회로로 구성되며, 이의 기본블록으로서 고속 클럭과 0.
- 본 논문에서는 전력소비가 적고 Locking 범위가 넓은 새로운 구조의 DLL을 설계하였다. (그림 1)에 새로운 DLL 구조를 나타내었다.
- 따라서, 보다 정밀한 위상차를 검출해내기 위해서 본 논문에서는 새로운 구조의 위상검출기(그림 2)를 제안하였다. 이 위상 검출기는 기존의 NAND형 래치를 이용한 위싱.
- 본 연구에서는 DDR(Double-Data Rate)구조를 가지는 SDRAM에 적합한 저전압, 광대역 Digital DLL을 설계하였다. DJR SDRAM은 동작주파수 범위가 매우 넓기 때문에 본 논品에서 제안한 DLL은 넓은 주파수 대역에서 동작하도록 설계에 초점을 맞추었다.
제안 방법
- 대해서 설명하였다. 이 DLL은 완전 디지털 회로로 구성되며, 이의 기본블록으로서 고속 클럭과 0.2nsec 이하의 미세한 위상차를 갖는 클럭을 검출할 수 있는 위상 검출기 및 소자수를 현저하게 감소시키고 소비전력, Lock-on 시간 또한 감소시킨 카운터와 Lock Indicator를 설계하였다. Delay Line은 빠른 Lock-on 시간을 얻을 수 있도록 설계한 Coarse 부분과 높은 해상도를 갖도록 설계한 새로운 Vernier Delay Line 구조를 사용한 Fine 부분으로 구성하였다.
- 2nsec 이하의 미세한 위상차를 갖는 클럭을 검출할 수 있는 위상 검출기 및 소자수를 현저하게 감소시키고 소비전력, Lock-on 시간 또한 감소시킨 카운터와 Lock Indicator를 설계하였다. Delay Line은 빠른 Lock-on 시간을 얻을 수 있도록 설계한 Coarse 부분과 높은 해상도를 갖도록 설계한 새로운 Vernier Delay Line 구조를 사용한 Fine 부분으로 구성하였다.
- 본 논문에서는 그 기능을 3-Bit 단위로 구성한 UP/DN 카운터를 사용하였다. Delay Line으로서 Coarse와 Fine Delay Line을 구성하였으며 Fine De lay Line에서 고해상도를 구현하기 위해 경로차를 이용한 Vernier Delay Line을 새롭게 변형하였다. 기존의 2-Step을 늘려 3-Step 방식으로 설계하여 해상도를 기존의 경우보다두 배 높였다.
- 제안된 DLL은 최대한 지연시간을 줄이도록 설계되었으며, Coarse Delay Line 에서 2 클럭 내에 Coarse Delay를 형성하고 Fine Delay Line에서 1 클럭〜3 클럭이 더 소요된다. 본 회로에서는 매우 빠른 Lock-on 시간이 가능하며 500MHz에서 5 클럭 내에 Lock-on이 이루어진다.
- 즈, 디지털 DLL에서는 카운터가 Delay Line을 조절하는 용도로 사용된다. 본 논문에서는 그 기능을 3-Bit 단위로 그성한 UPZDN 카운터를 사용하였다[2, 4, 11]. (그림 4) 에 본 논문에 사용된 3TBit UP/DN 카운터를 나타냈다.
- 본 DLL에서 사용되는 카운터 및 Lock Indicator는 Dual -Clcck Dual-Data 입력에 의해 작동되는 새로운 유형의 플립플릅(DCDD-FF)을 기초로 설계하였다. DLL이나 PLL에 있어 서 일반적으로 UP/DN 카운터는 두 개의 카운터를 별도
- 그 이유는 UP 동작을 하는 클럭과 DN 동작을 하는 클럭이 따로 입력되기 때문이다. 본 논문에서는 한 개의 FF으로 그 두 가지 동작을 할 수 있도록 회로를 설계하였다. 이 FF을 사용함으로서 카운터에 쓰이던 소자수를 70% 정도 줄여 전체 전력 소비를 감소시켰다.
- 본 논문에서는 단위지연소자를 연결한 Coarse Delay 블록과 기존의 Vernier Delay Line을 개선한 Fine Delay 블록으로 Delay Line을 구성하였다. Coarse Delay Line에서 2~3 클럭 동안에 Coarse Delay를 조절하고 Lock-in 시간과 Lock -on시 위상오차를 줄이기 위해 해상도가 높은 Vernier De lay Line의 경로차를 이용하였다.
- 일*적으로 Coarse Delay Line의 지연은 쉬프트 레지스터를 사용하여 조절하지만 본 논문에서는 지연을 조절하기 위해 시 디코더 방식을 사용하였다.
- 곧 설명되겠지만 해상도는 직접적으로 둘째 단의 /ti에 의존하므로/ti은 가장 적은 합리적인 값을 선택해야 한다. 셋째 단의 Zlt2는 Fine 단의 속도를 결정하며 빠른 Locking을 위하여 Coarse 단의 단간 지연값의 절반에 위치하여 대칭적으로 외부 클럭에 동기화 되도록 zlt2 = 0.5 梢로 선택하였다. 이는 또한 해상도를 절반으로 감소시킨다.
- 제안된 Delay Line은 전단의 Coarse Delay Line의 출력과 단위지연시간만큼 지연된 -1 다음 출력 사이를 해상도 (Resolution)만큼 쉬프트시켜서 내부 클럭을 출력시킨다. 본 논문에서는 4.
- 아울러, 아날로그 방식과 Delay Lire을 Inverter Chain으로 했을 때의 방식, 그리고 기존의 Coarse & Fine 구조를 가진 방식과 비교하여 나타내었다,
- 제안된 DLL은 Lock Indicator, 3-Step Vernier Line을 사용, 위상차에 상관없이 거의 일정한 결과를 얻었디-. Lock -on 시간은 6ns〜 10ns이다.
- DJR SDRAM은 동작주파수 범위가 매우 넓기 때문에 본 논品에서 제안한 DLL은 넓은 주파수 대역에서 동작하도록 설계에 초점을 맞추었다. 실험결과, 50~500MHz에서 안정되게 Locking이 되는 것을 알 수 있었다.
- 실험결과, 50~500MHz에서 안정되게 Locking이 되는 것을 알 수 있었다. 제안된 DLL 은 위 상차가 커져도 Lock-on 시간을 비교적 일정하게 유지하면* 50〜500MHz 외부 클럭 입력시 5 클럭 내에 Locking 이 되도록 설계하였다. 0.
대상 데이터
- 즉, 디지털 DLL에서는 카운터가 Delay Line을 조절하는 용도로 사용된다. 본 논문에서는 그 기능을 3-Bit 단위로 구성한 UP/DN 카운터를 사용하였다. Delay Line으로서 Coarse와 Fine Delay Line을 구성하였으며 Fine De lay Line에서 고해상도를 구현하기 위해 경로차를 이용한 Vernier Delay Line을 새롭게 변형하였다.
- FF 으로부터의 출력은 귀환루프를 통해 OR-NAND 게이트를 거쳐 UP_D 신호로 재입력된다. 여기에서 사용되는 Clock 제어 신호는 UPZDN 및 UPXORDN 신호이다.
- 각 DCDD-FF에서 출력된 Q0-Q2, Q0/-Q2/ 신호는 귀환루프를 통해 OR-NAND 게이트를 거쳐 UP_D 신호로 재입력된다. 여기서 사용되는 클럭 제어신호는 UP/DN, UPXORDN신호이다. DCDD-FF을 사용하였기 때문에 기존의 카운터의 방식보다 고속동작이 용이해졌다.
- Delay Line을 구성하였다. Coarse Delay Line에서 2~3 클럭 동안에 Coarse Delay를 조절하고 Lock-in 시간과 Lock -on시 위상오차를 줄이기 위해 해상도가 높은 Vernier De lay Line의 경로차를 이용하였다.
- 본 연구에서는 NAND +INVERTER* 이용하여 Coarse Delay Line(그림 8)을 구성하였다. 여기서, 제어회로는 카운터와 디코더로 구성하였다.
- 25nsec 정도의 지연에 해당된다. 기본회로는 전체가 0.25nsec의 지연을 만들어 내도륵 8개의 NAND +Inverter로 구성되어 있다.
이론/모형
- 소비되는 전력을 줄이고 지터를 최소화시키기 위해 본 논문에서 Lock Indicator (그림 7)를 사용하였다. 이 회로는 기본적으로 3-Bit 카운터의 구조이다.
- 이 회로는 기본적으로 3-Bit 카운터의 구조이다. Lock시 저전력 동작을 위해 천이동작을 최소화시키기 위해 카운터에서와 마찬가지로 Gray Code를 사용하였다.
- Delay Line은 단위지연소자들로만 구성된다. 본 연구에서는 NAND +INVERTER* 이용하여 Coarse Delay Line(그림 8)을 구성하였다. 여기서, 제어회로는 카운터와 디코더로 구성하였다.
- Vernier 방식을 이용하여 단 간 지연을 1/2로 줄인 방식을 (그림 10)에 나타내었다. 이 방식은 지연시간이 서로 다른 Delay Chain을 전부 세 개로 하는 방식이다.
성능/효과
- 본 회로에서는 매우 빠른 Lock-on 시간이 가능하며 500MHz에서 5 클럭 내에 Lock-on이 이루어진다. 기존 회로에서 Lock-on 시간이 길었던 단점을 보완, 광대역에 걸쳐 거의 일정한 Lock-on 시간을 갖게 하였고, 위상검출기와 Delay Line을 개선하여 위상오차를 클럭 주기의 1% 이내로 감소시켰다.
- Lock Indicator를 사용한 DLL은 Locking 이후, 위상오차가 오차한계치 보다 더 커질 때까지 동적 전력 소비가 없다는 것이 장점이다. 또한, 이 회로 역시 DCDD-FF을사용해 소자수를 70% 정도 감소시키는 결과를 얻었다.
- 본 논문에 사용된 DLL은 50MHz ~500MHz 주파수 대역에서 안정된 결과를 얻을 수 있었다. Locking은 5 클럭 내에 이루어졌다.
- Locking은 5 클럭 내에 이루어졌다. 또한, 고해상도 Vernier Delay Line을 사용해 위상 오차를 1% 범위까지 감소시킬 수 있었고 Lock Indicator 를 사용해 지터 발생을 억제하였다. 카운터, Lock Indicator 등의 소자수효를 70% 정도 줄이므로서 전력소비가 감소되었다.
- Lockir好은 50 및 500MHz에서 공히 5 클럭 이내에 완료되었다, 기존의 다른 디지털 DLL과 제안된 DLL의 성능 비교분석표를<표 2>에 나타내었다. 1.8V 공급전압에서 다른 비교한 DLL에 비해 전력소모가 미세한 차이를 보이는 반면, 최대 위상오차는 제안된 DLL이 25psec 이하로 해상도 측면에 서 가장 좋은 특성을 보인다.
- DJR SDRAM은 동작주파수 범위가 매우 넓기 때문에 본 논品에서 제안한 DLL은 넓은 주파수 대역에서 동작하도록 설계에 초점을 맞추었다. 실험결과, 50~500MHz에서 안정되게 Locking이 되는 것을 알 수 있었다. 제안된 DLL 은 위 상차가 커져도 Lock-on 시간을 비교적 일정하게 유지하면* 50〜500MHz 외부 클럭 입력시 5 클럭 내에 Locking 이 되도록 설계하였다.
- 제안된 DLL 은 위 상차가 커져도 Lock-on 시간을 비교적 일정하게 유지하면* 50〜500MHz 외부 클럭 입력시 5 클럭 내에 Locking 이 되도록 설계하였다. 0.2ns 이하의 미세한 위상차를 검출하는 위상검출기를 설계하였고, 빠른 카운터의 동작을 돕기위해 새로운 유형의 FF(DDDC FF)을 설계하였고 이로서소자스 또한 70% 가량 감소시킬 수 있었다. DCDD FF은 Lock Indicator에도 사용되었다.
- 500MHz에서 최대위상오차는 25ps이며, 소비전류는 32mA이었다. 기존의 DLL 회로보다 위상오차를 10ps 이상 줄여 고해상도를 구현할 수 있었다. 이 회로는 DDR SDRAM에 사용시 lGbit/s의 데이터 처리능력을 갖는다.
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