[논문]미세 구조 MOSFET에서 문턱전압 변화를 최소화하기 위한 최적의 스켈링 이론

정학기; 김재홍; 고석웅

미세 구조 MOSFET에서 문턱전압 변화를 최소화하기 위한 최적의 스켈링 이론
Scaling theory to minimize the roll-off of threshold voltage for ultra fine MOSFET 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.7 no.4, 2003년, pp.719 - 724

정학기 (군산대학교 전자정보공학부) , 김재홍 (군산대학교 전자정보공학부) , 고석웅 (군산대학교 전자정보공학부)

초록
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본 논문은 halo doping profile을 갖는 나노구조 LDD MOSFET의 문턱전압에 대하여 연구하였다. 소자의 크기는 일반화된 스켈링 이론을 사용하여 100nm 에서 40m까지 스켈링하였다. Van Dort Quantum Correction Model(QM) 모델을 정전계 스켈링 이론과 정전압 스켈링 이론에 적용하여 문턱전압을 조사하였으며, gate oxide 두께의 변화 따른 direct tunneling current를 조사하였다. 결과적으로 게이트 길이가 감소됨에 따라 문턱전압이 정전계 스켈링에서는 감소하고 정전압 스켈링에서는 증가함을 알았고 direct tunneling current는 gate oxide 두께가 감소함에 따라 증가됨을 알았다. 또한 채널 길이의 감소에 따른 MOSFET의 문턱전압에 대한 roll-off특성을 최소화하기 위하여 일반화된 스켈링에서 $\alpha$값은 거의 1 이여야 함을 알았다.

Abstract ▼ AI-Helper

In this paper, we have presented the simulation results about threshold voltage of nano scale lightly doped drain (LDD) MOSFET with halo doping profile. Device size is scaled down from 100nm to 40nm using generalized scaling. We have investigated the threshold voltage for constant field scaling and constant voltage scaling using the Van Dort Quantum Correction Model (QM) and direct tunneling current for each gate oxide thickness. We know that threshold voltage is decreasing in the constant field scaling and increasing in the constant voltage scaling when gate length is reducing, and direct tunneling current is increasing when gate oxide thickness is reducing. To minimize the roll off characteristics for threshold voltage of MOSFET with decreasing channel length, we know $\alpha$ value must be nearly 1 in the generalized scaling.

주제어

AI 본문요약
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문제 정의

그러므로 본 논문에서는 QM효과를 포함한 드레인 전류 모델을 사용하여 적합한 스켈링 인자 a를 조사할 것이다. 또한 얇은 산화층에서의 direct tunneling 과 전기적 특성을 조사할 것이다.
본 논문에서는 halo doping profile된 나노구조 MOSFET의 문턱전압을 조사하였다. 게이트 길이가작아질 때, 정전계 스켈링에서는 문턱전압이 감소하고, 정전압 스켈링에서는 증가하는 것을 볼 수 있었다.
있는 nMOSFET를 보여주고 있다. 본 논문에서는 채널의 길이가 서브 마이크론, 즉 나노스케일로 줄어듬에 따라 발생하는 SCE중 펀치스루현상을 줄이기 위하여 일반적인 LDD 구조의 소스/드레인 부근에만 halo도핑을 시켰다.

제안 방법

본 논문에서는 게이트 길이 lOOnm의 소자에 대하여 표 1에서 보여주는 것과 같이 스켈링하였고, 문턱전압은 linux기반 반도체 시뮬레이션 프로그램인 ISE-TCAD로 시뮬레이션하였다. 또한 최적의 a값을 얻기 위하여 각 게이트 길이에 대한 문턱전압을 조사하였다. 소자의 크기는 lOOnm에서 40nm까지 일반화된 스켈링 이론을 적용하여 스켈링하였으며, 문턱전압은 Vgs 축과 Ids(Vds) 커브의 접선에서 가장 적은 경사점을 교차점으로 구성된 선형 추출법을 사용하여 계산하였다.
스켈링 인자들을 나타내고 있다. 본 논문에서는 게이트 길이 lOOnm의 소자에 대하여 표 1에서 보여주는 것과 같이 스켈링하였고, 문턱전압은 linux기반 반도체 시뮬레이션 프로그램인 ISE-TCAD로 시뮬레이션하였다. 또한 최적의 a값을 얻기 위하여 각 게이트 길이에 대한 문턱전압을 조사하였다.
또한 최적의 a값을 얻기 위하여 각 게이트 길이에 대한 문턱전압을 조사하였다. 소자의 크기는 lOOnm에서 40nm까지 일반화된 스켈링 이론을 적용하여 스켈링하였으며, 문턱전압은 Vgs 축과 Ids(Vds) 커브의 접선에서 가장 적은 경사점을 교차점으로 구성된 선형 추출법을 사용하여 계산하였다.

성능/효과

것이다. 게이트 길이가 60nng보다 클 때, 문턱전압을 최소화하는 최적의 a값은 0.94s와 0.95s사이에존재함을 알 수 있었다. 그러나 만약 게이트 길이가 50nm이하로 작아진다면 최적의 a값은 0.
문턱전압을 조사하였다. 게이트 길이가작아질 때, 정전계 스켈링에서는 문턱전압이 감소하고, 정전압 스켈링에서는 증가하는 것을 볼 수 있었다. 일반화된 스켈링을 적용할 경우 게이트 길이 50nm이하에서 최적의 a값은 1에 가깝게 되는 것을볼 수 있었다.
이상적인 문턱전압은 일정하지만, 그림에서 알 수 있듯이 정전계 스켈링에서는 감소하고 정전압 스켈링에서는 증가하게 된다. 또한 QM효과를 적용한 모델이 일반적인 모델보다는 약 두배정도로 문턱전압이 높아짐을 알 수 있었다.
매우 얇은 게이트 산화층과 채널의 고농도 도핑은 SCE를 억압하기 위하여 사용되었고, 결과적으로 이것은 Si/SiQ계면에서 매우 큰 횡단 전계를 야기시키게되며, 역전층에서 QM(quantum mechanical)효과에 의한 방법과 QM효과가 없는 고전적인 계산 방법과 비교했을 경우 역전층 전하량은 감소시키고, 문턱전압은증가시키며, 산화막 캐패시턴스를 감소시켰기 때문이다.[5]⑻ 만약 산화층이 매우 얇으면, 즉 3nm나 그 이하, 전자들이 산화층의 전도대로 이동할 때 Fowler- Nordheim tunneling 이 일어나는 대신에 산화층의 금지대로 바로 이동할 수 있다.
95s사이에 존재함을 알 수 있었다. 이런 결과로 알 수 있듯이, 나노구조 MOSFET에서는 정전계 스켈링과 정전압 스켈링 모두 적합하지않음을 알 수 있었다. 따라서 나노구조에서 소자의 특성을 유지하기 위해 보다 나은 소자 구조를 개발하고스켈링 이론을 적용할 경우에는 최적화된 스켈링 인자 값을 찾아 적용하여야 함을 알 수 있었다'
이러한 이유는 너무 얇은 게이트 산화막 두께로 인해 direct tunneling 전류가 증가하기 때문이다. 즉, 본 논문에서는 문턱전압을 최소화하는 최적의 Q값은 0.94s와 0.95s사이에 존재함을 알 수 있었다. 이런 결과로 알 수 있듯이, 나노구조 MOSFET에서는 정전계 스켈링과 정전압 스켈링 모두 적합하지않음을 알 수 있었다.

후속연구

것이다. 또한 얇은 산화층에서의 direct tunneling 과 전기적 특성을 조사할 것이다.

참고문헌 (8)

Ben G. Streetman, Sanjay Banerjee, Solid State Electronic Devices, pp. 307-311
David J. Frank, Robert H. Dennard, Edward Nowark, Paul M. Solomon, Yuan Taur, and Hon Sum Philip Wong. 'Device Scaling Limits of Si MCBFEI's and Their Application Dependencies', Proc. IEEE. 89, pp. 259-288, 2001

상세보기
Dale L. Critchlow, 'MOSFET Scaling The Driver of VLSI Technology', Proc. IEEE. 87, pp.659-667, 1999

상세보기
M. J. van Dart, P. H. Woerlee, and A. J. Walker, 'A Simple Model for Quantisation Effects inheavily doped Silicon MOSFET's at Inversion Conditions', Solid State Electronics. 37, pp. 411-414, 1994

상세보기
S. A. Hareland, S. Jallepalli, G. Chindalore, W. - K. Shin, A. F. Tasch, and C. M., Maziar, 'A Simple Model for Quantum Mechanical Effects in Hole Inversion Layers in Silicon PMOS Devices', IEEE Trans. Electron Dev. 44, pp. 1172-1173, 1997

상세보기
Sheng-Lyang Jang, Chwan-Gwo Chyau, and Chong-Jye Sheu, 'Complete Deep-Submicron Metal-Oxide-Semiconductor Field-Effect-Transistor Drain Current Model Including Quantum Mechanical Effects', Jpn. J. Appl. Phys., 38, pp. 687-688, 1999

상세보기
Jhung soo Jhung, Kwang gyun Jang, Sung taik Shim, and Hak kee Jung, 'Investigation of Threshold Voltage in MOSFET with nano Proc. ISlC 2001, pp. 230-233, 2001
정정수, 장광균, 심성택, 정학기, 이종인, 'Si-기반 나노채널 MOSFET의 문턱전압에 관한 분석', 한국해양정보통신학회, pp. 317-320, 2001

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