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논문 상세정보

A Memory-Efficient Block-wise MAP Decoder Architecture

ETRI journal v.26 no.6 , 2004년, pp.615 - 621  
Abstract

Next generation mobile communication system, such as IMT-2000, adopts Turbo codes due to their powerful error correction capability. This paper presents a block-wise maximum a posteriori (MAP) Turbo decoding structure with a low memory requirement. During this research, it has been observed that the training size and block size determine the amount of required memory and bit-error rate (BER) performance of the block-wise MAP decoder, and that comparable BER performance can be obtained with much shorter blocks when the training size is sufficient. Based on this observation, a new decoding structure is proposed and presented in this paper. The proposed block-wise decoder employs a decoding scheme for reducing the memory requirement by setting the training size to be N times the block size. The memory requirement for storing the branch and state metrics can be reduced 30% to 45%, and synthesis results show that the overall memory area can be reduced by 5.27% to 7.29%, when compared to previous MAP decoders. The decoder throughput can be maintained in the proposed scheme without degrading the BER performance.

저자의 다른 논문

참고문헌 (10)

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  9. Turbo Codes: A Tutorial on a New Class of Powerful Error Correcting Coding Schemes, Part2:Decoder Design and Performance , Barbulescu, S.;Pietrobon, S. , IEEE J. of Electrical and Electronics Eng. / v.19,pp.143-152, 1999
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