[논문]가변 클록 발생을 위한 DLL 주파수 합성기

이지현; 송윤귀; 최영식; 최혁환; 류지구

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본 논문에서는 DLL(delay locked loop)에서의 프로그램 가능한 새로운 주파수 합성기를 제안하고자 한다. 일반적으로 주파수를 합성하기 위해서 PLL(phase locked loop)이 많이 이용되어 왔으며, locking 시간이 빠른 DLL 역시 주파수 합성에 이용되고 있다. 하지만 DLL의 경우 주파수를 합성하기 위해서는 따로 주파수를 체배하는 블록이 필요하다. 기존의 DLL에서 사용된 주파수 체배기는 주파수를 체배하는 배수가 한번 정해지면 바꿀 수 없다는 단점이 있다. 그러나 본 논문에서 제안하는 체배기는 입력주파수에 대해서 6배에서 10배까지 선형적으로 주파수를 체배할 수 있다. 제안된 DLL의 동작 주파수 범위는 600MHz에서 1GHz까지 이다. $0.35-\mu\textrm{m}$ CMOS 공정을 이용해 HSPICE simulation 하여 동작을 검증하였다.

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This paper describes a new programmable DLL_based frequency synthesizer. Generally, PLLs have been used for frequency synthesis. Inherent fast locking DLLs are also used for frequency synthesis. However, DLL needs a frequency multiplier for various frequencies. A conventional frequency multiplier us...

This paper describes a new programmable DLL_based frequency synthesizer. Generally, PLLs have been used for frequency synthesis. Inherent fast locking DLLs are also used for frequency synthesis. However, DLL needs a frequency multiplier for various frequencies. A conventional frequency multiplier used in DLL has a restriction in which a multiple is fixed. However, the proposed DLL can generate clocks which are from 6 times to 10 times of the reference clock. Frequency range of the proposed DLL is from 600MHz to 1GHz. The idea has been confirmed by HSPICE simulations in a $0.35-\mu\textrm{m}$ CMOS process.

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문제 정의

따라서 DLL을 이용한 주파수 합성은 새로운 연구 대상이 되어 왔으나, 기존의 DLL에서 주파수의 체배는 원하는 주파수를 갖도록 프로그래밍하는데 많은 제약을 가지고 있다. 이에 따라 본 논문에서는 기존의 DLL 에서 사용된 주파수 합성방법에 대해서 알아보고 이를 개선하여 주파수를 합성하는 데 프로그래밍하기 쉬운 구조의 새로운 DLL을 제안한다.
본 논문에서는 기존의 DLL을 이용한 주파수 합성기의 문제점인 주파수 체배의 배수가 고정인 것을 해결하기 위해 그림 2와 같이 VCDL의 delay 11의 개수를 조정해 주파수를 체배할 수 있는 배수를 임의적으로 조절할 수 있게 구현하였다. 또한, 각 delay cell의 rising edge로만 주파수를 합성하므로 VCDL의 duty 비가 반드시 50%가 아니어도 상관없다는 장점이 있다.

제안 방법

본 논문에서 제안된 DLL은 그림 1과 같이 PFD (phase frequency detector), CP(charge pump), loop filter, VCDL(voltage controlled delay- line) 그리고 FM(frequency multiplier)로 구성되어 있다. DLL을 이용해서 주파수를 합성하기 위해서는정확하게 한 주기 안에 locking시켜 multi-phase를생성하는 것이 중요하다.
DLL을 이용해서 주파수를 합성하기 위해서는정확하게 한 주기 안에 locking시켜 multi-phase를생성하는 것이 중요하다. 따라서 본 논문에서는 기존의 PD(phase detector)보다 넓은 동작 범위를 갖는 PFD(-2 ~+2 를 이용하여 false locking 문제를 해결한다. PFD와 CP, loop filter를 통과한 신호는 일정한 전압값으로 표현된다.
VCDL은 Vc 전압만큼 지연을 시켜 PFD로 신호를 보낸다. 본 논문에서 제안하는 주파수 합성을 하기 위해서 FM(frequency multiplier) 은 VCDL 각 delay cell 에서 클록 신호를 가져온다. FM내에 edge detector 가 있어 각 delay cell에서 받아온 클록 신호의 rising edge를 감지하여 하나의 펄스 신호를 만들어 낸다.
따라서 MOS 커패시터를 사용할 경우 각 delay cell 의 최대 delay 시간이 길어질 뿐만 아니라, Vc 값에 따른 최대, 최소 delay 값에 대한 delay range 역시 매우 넓어지는 장점이 있다. 그러나 커패시터 값이 커질 경우 파형의 펄스가 사라지게 될 위험이 있으므로, 이를 방지하기 위해 기본 인버터 구조에 반전입력을 주어 latch 구조를 사용해 충분히 pull up, pull down 시켜주었다. 따라서 펄 스 파형의 왜곡 없이 깨끗한 파형을 전달할 수 있다.
Vc 전압에 따른 커패시터의 용량이 달라져 delay의 크기를 조절한다. 본 논문에서 제안하는 구조에서는 입력 주파수에 대해 체배하는 주파수의 비율이 작을 경우, 사용되는 delay cell의 개수는 적다. 이러한 경우 각각의 delay cell의 delay time이 길어야 한다.

데이터처리

제안한 회로를 검증하기 위하여 0.35 - "n 표준 CMOS 공정으로 HSPICE를 이용하여 시뮬레이션하였다. 입력 주파수(Fref)는 100MHz로 시뮬레이션 하였다.

성능/효과

이러한 펄스 신호들을 논리 조합을 이용하여 N배 체배된 신호를 만들어낸다. 본 논문에서 제안하는 DLL 주파수 합성기는 프로그램 가능한 다양한 주파수를 얻을 수있다. 따라서 일반적인 VCDL과는 달리 제안한 VCDL은 외부의 control 신호에 따라 원하는 주파수에 맞춰 delay cell을 사용하는 개수를 조절할 수있다는 장점이 있다.
본 논문에서 제안하는 DLL 주파수 합성기는 프로그램 가능한 다양한 주파수를 얻을 수있다. 따라서 일반적인 VCDL과는 달리 제안한 VCDL은 외부의 control 신호에 따라 원하는 주파수에 맞춰 delay cell을 사용하는 개수를 조절할 수있다는 장점이 있다. 입력 신호주파수 f(Hz)의 N 배 주파수를 가지는 신호를 얻고자 한다면, VCDL 의 delay cell을 N개를 사용하여 원하는 주파수 Nf(Hz)를 가지는 신호를 얻을 수 있다.
즉, 입력신호의 한 주기가 T(s)라고 할 때, 각각의 delay cell의 delay 시간은 정확히 T/N(s)이 된다. 그러므로, 제안된 VCDL은 폭넓은 delay range와 Vc 전압에 대한 delay time의 선형성이 매우 좋은 특징을 가진다.
또한, 각 delay cell의 rising edge로만 주파수를 합성하므로 VCDL의 duty 비가 반드시 50%가 아니어도 상관없다는 장점이 있다. 본회로는 입력 신호로 100MHz를 입력하였을 때 600MHz에서 1GHz까지 주파수를 정수배로 선형적으로 체배할 수 있음이 확인 되었다.

참고문헌 (8)

K. Kurita, T. Hotta, and N. Kitamura, 'PLL-based BiCMOS on-chip clock generator for very high-speed microprocessor', IEEE J. Solid State Circuits, vol. 26, pp. 585-589, APR. 1991

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I. W. Young, J. K. Greason, and K. L. Wong, 'A PLL clock generator with 5 to 110MHz of lock range for microprocessors', IEEE J. Solid State Circuits, vol. 34, pp.1599-1607, NOV. 1992
J. Alvarez, H. Sanchez, G. Gerosa, and R. Countryman, 'A wide band width low voltage PLL for power PC microprocessors', IEEE J. Solid State Circuits, vol. 30, pp. 383-391, APR. 1995

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V. R. von Kaenel, 'A high speed, low power clock generator for a microprocessor application... IEEE J. Solid State Circuits, vol. 33, pp. 1634-1639, NOV. 1998

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George Chien, Paul R. Gray, 'A 900-MHz local oscillator using a DLL_based frequency multiplier technique for PCS applications', IEEE J. Solid State Circuits, vol. 35, pp. 1996-1999, DEC. 2000

상세보기
David J. Foley, Michael P. Flynn, 'CMOS DLL_based 2V 3.2ps jitter 1GHz clock synthesizer and temperature compensated tunable oscillator', IEEE J. Solid State Circuits, vol. 36, pp. 417-423, MARCH 2001

상세보기
Chul-woo Kim, In-Chul Hwang, and Sung-Mo Kang, 'A low power small area $\pm$ 7.23ps jitter 1GHz DLL_based clock generator', IEEE J. Solid State Circuits, vol. 37, pp. 1414-1420, NOV. 2002

상세보기
Guang-Kaai Edhng, Jyh-Woei Lin, Shen-Iuan Liu, 'A Fast-Lock Mixed-Mode DLL Using a 2-b SAR Algorithm', IEEE J. Solid State Circuits, vol. 36, pp. 1464-1471, OCT. 2001

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