본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.
본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.
In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for...
In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.
In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.
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문제 정의
ID DWT를 수행하는데 있어서 메모리를 효과적으로 사용하고자 하는 연구도 진행되었다[4]. 2D DWT에 대한 연구 중 가장 많은 비중을 차지하는 부분이 DWT를 수행하는 순서나 DWT 연산방법을 변경하고자 하는 것이다. 먼저, 1차원 DWT를 2차원으로 확장하여 분리가 가능한(Separable) 2차원 DWT 방법과 행과 열의 변환이 분리가 불가능(Non-separable)한 방법[5][6]으로 나누어 볼 수 있다.
커널은 곱셈과 누적덧셈을 수행하는 연산기 (Multiplier and Accumulator, MAC)로 구성되는데, 33MHz의 기준 주파수를 사용하므로 1개의 MAC으로는 실시간 변환을 수행할 수 없고 기존 연구에서와 같이 많은 수의 곱셈기를 사용할 경우 H/W의 양이 과다해져서 기존의 연구와 차별성을 가지지 못하고 하드웨어의 양이 방대해진다. 따라서 본 논문에서는 최소의 H/W 자원을 사용하면서 실시간성을 가지는 4개의 MAC을 사용하는 커널구조로 설계하였다. 이 구조를 그림 2에 나타내었는데, 다중쉬프터 (Multi-Shifter) 로 이루어진 프리-버퍼 (pre-buffer), 내부 듀얼-포트 램(Dual-port RAM)으로 구성된 RAM 체인, 32비트 CLA(Carry Look Ahead Adder)로 구성된 선-덧셈, 그리고 누적 기능을 가진 하이브리드 CSA 트리(Hybrid Carry Save Adder tree)와 Booth 곱셈기 및 CLA로 구성된 MAC 열의 구조를 갖고 있다.
본 논문에서는 최소의 하드웨어 자원을 사용하면서 실시간으로 영상을 압축 및 복원할 수 있는 웨이블릿 기반의 영상처리 프로세서 구조를 제안하고 하드웨어로 설계하였다. 설계된 하드웨어는 흑백 및 칼라 영상을 압축하고 복원할 수 있는 하드웨어를 모두 내장하고 있고 각 영상 성분에 대해 다양한 모드 동작이 가능하다.
본 논문에서는 최소의 하드웨어 자원을 사용하면서 실시간으로 영상을 압축 및 복원할 수 있는 웨이블릿 기반의 프로세서를 제안한다. 이 프로세서는 기존의 설계와 차별성 및 경쟁력을 위해서 4개의 MAC(Multiplier-accumulator)을 사용하여 필터링을 수행하는 구조를 갖고 있으며 사용의 용이성을 위해서 통계적이면서 이론적인 바탕으로 구성된 양자화기와 허프만 코더를 내장한다.
가설 설정
메모리를 이용할 경우를 위하여 일반적 SDRAM 의 시동단계 (Power-up sequence)를 수행하는 회로를 내장하였고 A/D 변환기를 직접 연결하여 사용할 경우를 위하여 12C 제어기를 내장하고 있다. 본 논문에서는 Bt829b A/D 변환기를 가정하여 설계되었다. 또한 A/D 변환기로부터 메모리로 데이터를 직접 입력하기 위한 기능도 갖추고 있지만 여기서는 그 출력에 대한 포트를 사용하지 않는 것으로 한다
제안 방법
16비트 두 개의 입력 포트로부터 32비트단위의 입력 데이터를 받고 코드경계 검출기 (Delimiter detector)에 의해서 부대역 정보를 비롯하여 영상에 대한 데이터를 추출하고 직렬 쉬프터(HD shifter)를 통해 직렬 데이터를 발생시켜 허프만 디코딩을 수행한다. 디코딩을 하면서 예외 영역에 대한 정보가 검출되면 그 후의 4개의 직렬 데이터를 웨이블릿 계수로 변환하여 출력한다.
양자화기 및 허프만 코더는 비교기와 ROM 테이블로 이루어져 있는데 비교기에 의해 ROM의 주소가 결정되면 ROM으로부터 허프만 코드와 유효 비트를 나타내는 비트 정보가 출력되고 이들과 함께 DWT 계수가 FIFO를 거쳐 출력된다. 5 클록마다 최대 MAC으로부터 4개의 출력이 발생하므로 이를 순차적으로 처리하기 위해 FIFO를 사용하여 MAC과 시간적인 완충작용을 수행한다.
DWT를 하드웨어로 구현하는 연구는 Knowles[2]로부터 시작되었는데 이 연구는 1차원 DWT \(1-Dimentional DWT, ID DWT)를 타겟으로 하고 있으며 중간 연산결과를 다음 연산에 사용하기 위해 다수 또는 대형 다중화기를 사용하여 실제적인 H/W 구현으로는 적합하지 않았다. 이 연구는 Lewis[3]의 연구로 이어져 DWT를 수행하는데 필요한 곱셈기의 사용을 피하는 알고리즘을 제안하였으나, 너무 제한적인 DWT 필터에만 적용 가능하여 일반적인 영상들에 대한 범용성이 매우 약하다.
입력받는다. 각 동작 상태에 따라 Y 혹은 Ct/G 성분이 프리-버퍼에 입력된 후에는 RAM 체인, 선덧셈기, 부분곱 생성기(PP generator) 및 MUX, CSA 트리 그리고 최종 덧셈기까지 5단계의 파이프라인 단계를 거쳐서 하나의 화소에 대한 DWT 계수를 생성한다. 또한 하나의 DWT 계수를 만드는데 5번의 누적 과정을 거치기 때문에 첫 DWT 계수가 출력되는 데는 9 클록이 소요되고 다음 계수부터는 5 클록마다 하나씩 출력된다.
그리고 영상의 복원 과정에서 허프만 디코딩을 할 경우 디코딩을 위해 일정 데이터를 버퍼에 채워야 하는데 이러한 상태 (Buffer empty in Huffman decoding) 를 외부로 알려준다. 또한 모든 과정에서 현재 어느 부대역에 대한 처리가 진행되고 있는지 (Processed subband state)를 알려줌으로써 외부의 호스트 프로세서로 하여금 다음 처리를 준비하게 한다.
하드웨어로 설계하였다[16]. 또한 설계된 하드웨어는 시스템내의 호스트 프로세서와 함께 실시간으로 영상압축 및 복원을 수행하도록 하였다. 설계는 VHDL 하향식(top-down) 설계 기법을 통해서 이루어졌으며 특정 구현 대상에 국한하지 않는 범용적인 설계를 이루고자 오직 IEEE 표준 라이브러리만을 사용하였다.
각 동작을 간단한 프로그래밍을 통해서 계속적으로 변화시킬 수 있고 상용 AD 변환기에 적합하게 필드단위로 동작하고 실시간 처리에 적합하게 NTSC 혹은 PAL의 필드 영상을 초당 66 필드 처리할 수 있어 실시간 응용에 범용적으로 사용이 가능하다. 또한 차세대 압축 표준인 JPEG2000을 위한 실시간 하드웨어 및 코어로의 사용을 고려하여 많은 유연성을 부여하여 설계하였다.
이 프로세서는 기존의 설계와 차별성 및 경쟁력을 위해서 4개의 MAC(Multiplier-accumulator)을 사용하여 필터링을 수행하는 구조를 갖고 있으며 사용의 용이성을 위해서 통계적이면서 이론적인 바탕으로 구성된 양자화기와 허프만 코더를 내장한다. 또한 차세대 압축 표준인 JPEG2000을 위한 실시간 하드웨어 및 코어로의 사용을 고려하여 많은 유연성을 부여하여 설계한다. 본 회로는 호스트 프로세서와 함께 2차원 웨이블릿 변환을 이용해서 영상을 압축 및 복원할 수 있는 코프로세서 (Co-processor) 이고 DVR 및 웹 카메라 등의 영상 압축/복원 시스템을 구축하는데 이용한다.
여기서 프로그래밍하는 10비트가 직접적인 처리 개수를 나타내는 것이 아니고 150번이 한번의 카운팅을 나타낸다. 또한 한번에 4개씩 웨이블릿 계수가 출력되기 때문에 4배에 해당하는 동작을 수행하게 된다 그리고 몇 개의 레지스터에 프로그래밍을 했는지(Programming registers)와 웨이블릿 변환레벨은 얼마인가(Transformed level), 그리고 압축과정인지 복원과정 인지(Compression/Reconstruction)를 프로그래밍한다. 각 과정에서 내부적으로 어느 모듈을 사용할지는 출력 다중화기를 선택함으로써 결정된다.
입력받기 위해 사용된다. 메모리를 이용할 경우를 위하여 일반적 SDRAM 의 시동단계 (Power-up sequence)를 수행하는 회로를 내장하였고 A/D 변환기를 직접 연결하여 사용할 경우를 위하여 12C 제어기를 내장하고 있다. 본 논문에서는 Bt829b A/D 변환기를 가정하여 설계되었다.
본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 그림 1과 같이 제안하고 최소의 하드웨어로 구현한다. 이 프로세서의 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel用, 양자화기 및 역양자화기, 허프만엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성된다.
두 과정을 거쳐 이루어진다. 본 설계에서는 양자화 영역의 발생 빈도수로부터 허프만 코드를 발생시켜 양자화 인덱스에 대해 허프만 코드를 지정하였고 그에 대한 하드웨어를 설계하여 내장시켰다[15]. 양자화기는 선형 스칼라 양자화기로 구현된 양자화기이고 부대역에 따라 양자화기가 두 부분으로 나누어져 있으며, HFO에서 정렬되어 양자화 인덱스 예외계수 그리고 양자화 영역에 대한 정보를 출력한다.
또한 차세대 압축 표준인 JPEG2000을 위한 실시간 하드웨어 및 코어로의 사용을 고려하여 많은 유연성을 부여하여 설계한다. 본 회로는 호스트 프로세서와 함께 2차원 웨이블릿 변환을 이용해서 영상을 압축 및 복원할 수 있는 코프로세서 (Co-processor) 이고 DVR 및 웹 카메라 등의 영상 압축/복원 시스템을 구축하는데 이용한다. 또한 단일 칩으로써 영상압축을 요구하는 시스템에 사용될 수도 있으며, IP(Intellectual Property) 화 되어 SOC(System on a Chip)를 설계할 때도 사용될 수 있다[14].
본 회로는 호스트 프로세서와 함께 2차원 웨이블릿 변환을 이용해서 영상을 압축 및 복원할 수 있는 코프로세서이고 DVR 및 웹 카메라 등의 영상 압축/ 복원 시스템을 구축하는데 이용한다. 또한 단일 칩으로써 영상압축을 요구하는 시스템에 사용될 수도 있으나 IP(Intellectual Property)화 되어 SOC(System on a Chip)의 설계에도 사용할 수 있다.
제안된 영상 압축/복원 프로세서는 VHDL (VHSIC Hardware Description Language)을 이용하여 하드웨어로 설계하였다[16]. 또한 설계된 하드웨어는 시스템내의 호스트 프로세서와 함께 실시간으로 영상압축 및 복원을 수행하도록 하였다.
영상의 크기와 웨이블릿 필터링 레벨을 비롯한 전반적인 압축 및 복원 과정은 프로그래밍에 의해서 결정된다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행할 수 있도록 하였다
내장된 양자화기와 허프만 코더를 사용할 경우 약 30dB의 PSNR(Peak signal-to-noise ratio)과 약 40대 1의 압축율을 겨냥하였다. 한번의 프로그래밍으로 최대 4레벨의 웨이블릿 변환이 가능하고 33MH#에서 동작시킬 경우 66 필드를 처리하도록 하여 실시간 동작이 가능하도록 하였다. Daubechies (9, 7) 필터를 Booth 인코딩된 형태로 내장하여 필터링을 수행하고 내부적으로 웨이블릿 계수는 16비트 필터 계수는 12비트의 수체계를 사용한다.
합성된 회로에 입출력 포트를 위한 패드를 붙인 후 Apollo를 이용하여 P&R을 수행하였고 DRC 및 LVS 과정을 통해서 에러없이 결과를 추출하였다. 전체 chip 크기는 3860×3860mm이고 설계된 코어의사용율은 약 70%에 해당한다.
대상 데이터
상태 레지스터는 현재의 칩 내부의 상태를 알려주는 것으로 아래와 같은 내용을 나타내고 총 8비트크기의 레지스터를 사용하며, 표 3에 그 내용을 요약하였다. 먼저 상태 레지스터는 웨이블릿 변환 레벨의 시작(Level start signal) 과 끝(Level end signal) 을 외부로 알려주고 모든 출력 결과에 대해 유효한 값을 지시(Output valid)한다.
구현한다. 이 프로세서의 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel用, 양자화기 및 역양자화기, 허프만엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성된다. 제어부는 크게 세 부분으로 나뉘는데 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다.
프로그래밍 레지스터는 총 16개로 구성되어 있고 각각의 레지스터는 21비트로 구성된다. 즉 프로그래밍 모드에서는 32비트의 입력 데이터 포트 중에서 21비트만을 사용한다.
이론/모형
또한 설계된 하드웨어는 시스템내의 호스트 프로세서와 함께 실시간으로 영상압축 및 복원을 수행하도록 하였다. 설계는 VHDL 하향식(top-down) 설계 기법을 통해서 이루어졌으며 특정 구현 대상에 국한하지 않는 범용적인 설계를 이루고자 오직 IEEE 표준 라이브러리만을 사용하였다. 각각의 모듈들은 RTL(Registar Transfer Level) 수준으로 설계되었고 구조적 수준(structure-level)에서 서로 연결되었다.
각각의 모듈들은 RTL(Registar Transfer Level) 수준으로 설계되었고 구조적 수준(structure-level)에서 서로 연결되었다. 설계된 하드웨어를 검증하기 위해 Synopsys의 Design ComplierTM로 논리 합성을 수행하였다[17]. 그림 6에 합성 및 시뮬레이션 절차를 나타내었다.
성능/효과
35um CMOS 라이브러리를 이용하여 Synopsys에서 합성되었는데 NAND를 한 개의 게이트로 환산할 경우 구현된 하드웨어는 약 5만 게이트의 자원을 사용한다. Synopsys에서 합성된 회로의 타이밍 시뮬레이션은 NC-Verilog에서 이루어졌고 타이밍 시뮬레이션 결과 약 80MHz의 클록속도에서 안정적으로 동작함으로 확인하였다. 본 논문에서 설계된 회로는 컴퓨터와의 인터페이스 혹은 A/D 변환기와의 동작적인 연결성을 위해서 33Mhz 혹은 27Mhz의 동작조건을 만족하면 되기 때문에 타이밍 시뮬레이션을 통해 검증된 결과는 만족할 만하였다 그림 7에 시뮬레이션 결과 중 가장 중요한 동작인 압축을 위한 웨이블릿 필터링 과정의 일부를 보였다.
기본적으로 선형 양자화기를 사용하면서 호스트 프로세서를 이용하여 가변적이고 적응적인 동작 구성이 가능하다. 각 동작을 간단한 프로그래밍을 통해서 계속적으로 변화시킬 수 있고 상용 AD 변환기에 적합하게 필드단위로 동작하고 실시간 처리에 적합하게 NTSC 혹은 PAL의 필드 영상을 초당 66 필드 처리할 수 있어 실시간 응용에 범용적으로 사용이 가능하다. 또한 차세대 압축 표준인 JPEG2000을 위한 실시간 하드웨어 및 코어로의 사용을 고려하여 많은 유연성을 부여하여 설계하였다.
후속연구
또한 단일 칩으로써 영상압축을 요구하는 시스템에 사용될 수도 있으나 IP(Intellectual Property)화 되어 SOC(System on a Chip)의 설계에도 사용할 수 있다. 현재 국제표준으로 제정된 JPEG2000의 경우 웨이블릿 변환을 주 변환기법으로 사용하고 있고 이를 위한 다양한 제품이 개발되고 있는 시점에서 Motion JPEG2000을 위한 코어로써 중요한 역할을 할 수 있을 것으로 기대된다.
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