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파이프라인 재귀적인 기술을 이용한 면적 효율적인 Reed-Solomon 복호기의 설계
Design of an Area-Efficient Reed-Solomon Decoder using Pipelined Recursive Technique 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.42 no.7 = no.337, 2005년, pp.27 - 36  

이한호 (인하대학교 정보통신공학부)

초록
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본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents an area-efficient architecture to implement the high-speed Reed-Solomon(RS) decoder, which is used in a variety of communication systems such as wireless and very high-speed optical communications. We present the new pipelined-recursive Modified Euclidean(PrME) architecture to ac...

주제어

#error correction   #area-efficient   #Reed-Solomon coding   #pipelined, recursive  

참고문헌 (8)

  1. 'Forward Error Correction for Submarine System' Telecommunication Standardization Section, International Telecom. Union, ITU-T Recommendation G.975, Oct. 2000 

  2. S. B. Wicker, 'Error Control Systems for Digital Communication and Storage,' Prentice Hall, 1995 

  3. H. M. Shao, T. K. Truong, L. J. Deutsch, J. H. Yuen and I. S. Reed, 'A VLSI Design of Pipeline Reed-Solomon Decoder,' IEEE Trans. on Computers, Vol. C-34, No.5, pp.393-403, May. 1985 

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  4. W. Wilhelm, 'A New Scalable VLSI Architecture for Reed-Solomon Decoders' IEEE Jour. of Solid-state Circuits, Vol34, No.3, Mar. 1999 

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  5. H. Lee, 'High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder,' IEEE Trans. on VLSI Systems, Vol. 11, No.2, pp. 288-294, April. 2003 

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  6. H. Lee, 'An Area-Efficient Euclidean Algorithm Block for Reed-Solomon Decoder,' IEEE computer society Annual Symposium on VLSI, pp. 209-210, Feb. 2003 

  7. D. V. Sarwate and N. R. Shanbhag, 'High-Speed Architecture for Reed-Solomon Decoders,' IEEE Trans. on VLSI Systems, Vol 9, No.5, pp.641-655, Oct. 2001 

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  8. L. Song, M-L. Yu and M. S. Shaffer, '10 and 40-Gb/s Forward Error Correction Devices for Optical Communications,' IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, pp. 1565-1573, Nov. 2002 

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