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통신용 DSP를 위한 비트 조작 연산 가속기의 설계
Design of Bit Manipulation Accelerator fo Communication DSP 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신, v.42 no.8 = no.338, 2005년, pp.11 - 16  

정석현 (대우전자) ,  선우명훈 (아주대학교)

초록
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본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper proposes a bit manipulation accelerator (BMA) having application specific instructions, which efficiently supports scrambling, convolutional encoding, puncturing, and interleaving. Conventional DSPs cannot effectively perform bit manipulation functions since かey have multiply accumulate (...

주제어

#bit manipulation   #accelerator   #wireless communication   #ASIP   #SoC design  

참고문헌 (16)

  1. Sug H. Jeong, Myung H. Sunwoo, and Seong K. Oh, 'Flexible Hardware Structures for CDMA Systems,' in Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), July 2003 

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  3. K. Masselos, S. Blionas, and T. Rautio, 'Reconfigurability requirements of wireless communication systems,' in Proc. IEEE Workshop on Heterogeneous Reconfigurable Systems on Chip, April 2002 

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  8. Jae S. Lee, Myung H. Sunwoo, and Seong K. Oh, 'Design of DSP instructions and their hardware architecture for a Reed-Solomon codec,' in Proc. IEEE Workshop on Signal Processing Syst. (SIPS'2002), Oct. 2002, pp. 103-108 

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