[논문]비트 시리얼 이산 웨이블렛 변환 필터 설계

박태근; 김주영; 노준례

비트 시리얼 이산 웨이블렛 변환 필터 설계
Bit-serial Discrete Wavelet Transform Filter Design 원문보기

한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신, v.30 no.4A, 2005년, pp.336 - 344

박태근 (가톨릭대학교 정보통신전자공학부) , 김주영 (가톨릭대학교 정보통신전자공학부) , 노준례 (서울대학교 전기공학부)

초록
AI-Helper

이산 웨이블렛 변환(Discrete Wavelet Transform)은 블록효과가 없고 특정시간의 주파수 특징을 잘 표현하여 MPEG4나 JPEG2000의 표준안으로 채택되는 등 많은 응용분야에서 이용되는 변환 방법이다. 본 논문에서는 저 전력, 저 비용 DWT 필터 설계를 위한 두 채널 QMF(Quadracture Mirror Filter) PR(Perfect Reconstruction) 래티스 필터에 대한 비트 시리얼 구조를 제안하였다. 제안된 필터(필터 길이 = 8)는 4개의 래티스로 구성되었으며, 각 단 고정계수의 양자화 비트를 PSNR(peak-signal-to-noise ratio) 분석을 통하여 결정하였고 그에 따른 효율적인 비트 시리얼 곱셈기 구조를 제안하였다. 각 계수는 CSD(Canonic Signed Digit) 인코딩 방법을 이용하여 `0'이 아닌 비트의 수를 최소화함으로써 복잡도를 개선하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 폴딩(folding) 구조이고 이에 대한 효율적인 스케줄링 방법이 제안되었으며 최소의 하드웨어(플립 플롭, 전가산기)만으로 구현이 가능하다. 제안된 구조는 VerilogHDL로 설계되어 검증되었으며 Hynix 0.35$\mu$m표준셀 라이브러리를 사용하여 합성한 결과, 최대 동작주파수는 200 MHz이며 16클록의 레이턴시(Latency)와 약 175Mbps의 성능을 보였다.

Abstract ▼ AI-Helper

Discrete Wavelet Transform(DWT) is the oncoming generation of compression technique that has been selected for MPEG4 and JEPG2000, because it has no blocking effects and efficiently determines frequency property of temporary time. In this paper, we propose an efficient bit-serial architecture for the low-power and low-complexity DWT filter, employing two-channel QMF(Qudracture Mirror Filter) PR(Perfect Reconstruction) lattice filter. The filter consists of four lattices(filter length=8) and we determine the quantization bit for the coefficients by the fixed-length PSNR(peak-signal-to-noise ratio) analysis and propose the architecture of the bit-serial multiplier with the fixed coefficient. The CSD encoding for the coefficients is adopted to minimize the number of non-zero bits, thus reduces the hardware complexity. The proposed folded 1D DWT architecture processes the other resolution levels during idle periods by decimations and its efficient scheduling is proposed. The proposed architecture requires only flip-flops and full-adders. The proposed architecture has been designed and verified by VerilogHDL and synthesized by Synopsys Design Compiler with a Hynix 0.35$\mu$m STD cell library. The maximum operating frequency is 200MHz and the throughput is 175Mbps with 16 clock latencies.

주제어

AI 본문요약
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문제 정의

본 논문에서는 이를 위해 비트 시리얼 처리를 위한 DWT 구조를 제안한다. 각 래티스 단은 전가산 기와 플립플롭만으로 구성된다.
본 논문에서는 저 전력, 저 비용 1차원 DWT 필 터 설계를 위한 두 채널 비트 시리얼 QMF(Qudra- ture Mirror Filter) 래티스 필터 구조를 제안한다. 필터 길이가 8인 비트 시리얼 DWT 필터는 4개의 래티스로 이루어져 있으며, 각 래티스 단의 고정 계 수 곱셈기는 비트 시리얼구조로 설계된다.
본 논문에서는 최근 효율적인 압축 기술로 관심 을 받고 있는 이산 웨이블렛 변환 필터에 대한 효율적인 비트 시리얼 구조를 제안하였다. 사용된 필 터는 두 채널 QMF 래티스 PR 필터이며, 각 래티 스 단의필터 계수는 CSD 코딩 방법을 이용하여 효 율적으로 코딩되었고 이를 위하여 최소의 하드웨어 를 필요로 하는 곱셈기 구조를 제안하였다.

제안 방법

DWT 래 티스 필터의 계수는 고정 소수점 연산 시의 에러를 PSNR 분석을 통하여 적절한 양자화 비트를 결정하였다. 3 레벨 해상도를 갖는 1차원 DWT를 위해 입력 데이터의 순서를 재배열해 주는 DFC(Data Format Converter)와 중간 데이터의 지연을 제어해 주는 DCU(Data Control Unit) 모듈이 필요하며 이를 위한 효율적인 스케줄링 방법을 제안한다. 전체 구조는 플립 플롭과 전가산기만으로 구현 7]능하며 스케줄링 면에서도 규칙성을 보인다.
필터 길이가 8인 비트 시리얼 DWT 필터는 4개의 래티스로 이루어져 있으며, 각 래티스 단의 고정 계 수 곱셈기는 비트 시리얼구조로 설계된다. DWT 래 티스 필터의 계수는 고정 소수점 연산 시의 에러를 PSNR 분석을 통하여 적절한 양자화 비트를 결정하였다. 3 레벨 해상도를 갖는 1차원 DWT를 위해 입력 데이터의 순서를 재배열해 주는 DFC(Data Format Converter)와 중간 데이터의 지연을 제어해 주는 DCU(Data Control Unit) 모듈이 필요하며 이를 위한 효율적인 스케줄링 방법을 제안한다.
각 래티스 모듈의 구조를 설계하기 위해 데이터 와 필터 계수의 양자화 비트를 PSNR 분석을 통해 결정한다. 웨이블렛의 승산기 출력 비트를 임의의 비트로 고정한 후, 웨이블렛 계수 비트를 달리 하여 PSNR을 확인한 결과 소수 이하가 2 비트 이상일 경우 PSNRe 거의 비슷한 값을 얻었다.
그림 5는 비트 시리얼 1 차원 DWT 구조를 나타낸다. 각 래티스단은 비트 시리얼 구조로 설계되었으며 스케줄링에 따라 플립 플롭이 삽입되어 파이프라인 구조로 설계되었다.
DWT를 근간으로 처리되는 시스템은 반복적인 겨산으로 인한 처리시간이 길다는 단점이 있다. 따 >서 90년대 이후부터 DWT의 효율적인 VLSI 구 조:에 대한 연구가 활발히 진행되고 있다小叫 그 중 확장성을 갖는 1차원 래티스 구조가 제안되었는 거 DWT의 특성인 다해상도를 효과적으로 지원할 분-만 아니라 직접 구현 방법에 비해서 하드웨어의 복잡도가 줄어들며 또한 규칙적인 모듈로 이루어져 弟어 VLSI 구현에 적합하다시.
HI장에서는 제안된 1차원 비트 리 시얼 래티스 DWT 구조와 각 래티스 단에 대한 비 트 시리얼 곱셈기 구조를 설명한다. 또한 1차원 비 트 시리얼 DWT구조의 전체적인 스케줄링과 그에 따른 DCU, DFC 모듈의 구조와 하드웨어 성능을 분석한다. 마지막으로 IV장은 본 논문의 결론이다.
중첩된 직접 구현방법을 적용한 방법'이에서 는 제어가 복잡하며 최적의 하드웨어 효율을 보이지 않는다. 또한 비트 시리얼 구조凹에서는 기본적 으로 직접 구현방법을 사용하였고 레벨의 수가 증가함에 따라DWT 스테이지가 증가하므로 하드웨어 도 따라 증가한다. 또한 사용된 곱셈기 구조도 계수 의 상수 특성을 고려하지 않았기 때문에 곱셈기당 人书된 FA의 수가 많다.
따라서 w보다 적은 비트 수의 레지스터를 필요로 한다. 본 논문에서 제안한 비트 시리얼 구조는 레이턴시가 존재하기 때문에 1레벨 출력 값을 바로 사용해야 하는 2레벨을 수행하기 위해서는 데이터 가 준비될 때까지 기다려야 한다. 본 논문에서 제안한 구조는 총 16 클록 레이턴시를 갖는다.
본 논문에서는 최근 효율적인 압축 기술로 관심 을 받고 있는 이산 웨이블렛 변환 필터에 대한 효율적인 비트 시리얼 구조를 제안하였다. 사용된 필 터는 두 채널 QMF 래티스 PR 필터이며, 각 래티 스 단의필터 계수는 CSD 코딩 방법을 이용하여 효 율적으로 코딩되었고 이를 위하여 최소의 하드웨어 를 필요로 하는 곱셈기 구조를 제안하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 플딩 구조를 적용하였으며 이에 대한 효율적인 스 키줄링 방법을 제안하였다.
스위칭 시간을 결정하기 위하여 입력이 주어졌을 때 각 스케일 연산자(scaling operator) 에 따른 출력을 분석한다. 먼저 준비되는 2와 1/2 스케일 연산자 에 의한 데이터를 더한 후 2 클록 후에 (1/2)3 스케 일 연산자에 의해 재배열 된 값과 가산 연산을 하 면 고정계수 곱한 값과 동일한 비트 값을 순차적으 로 얻을 수 있다.
입력단과 출 력단에는 시프트 레지스터가 있으며, 각 레벨의 데 이터가 생성되고 1클록 후 레지스터에 저장되며 각 레벨 수행시간 동안에만 오른쪽으로 1비트씩 이동 하며 출력된다. 이를 위해 LTC(life-time chart)와 RAT(register allocation table)1121 방법을 이용한 최 소의 레지스터를 갖는 DCU의 구조를 설계하였다. 그림 11은 3레벨 해상도를 갖는 DCU 구조이다.
앞에서 제안한 각 블록으로 구성된 1차원 비트 시리얼 DWT의 전체 구조는 그림 14와 같다. 제안 된 DWT는 매 클록마다 비트 단위로 처리하고 16 클록을 주기로 다른 레벨을 처리한다. 또한 입력은 8 비트이며 출력은 16 비트이다.
安한 임계경로가 하나의 FA 지연시간。“)으로 제 흐:되었기 때문에 고속의 파이프라인 구조로 동작하 이 비트 시리얼구조로 인한 처리주기 증가의 단점 을 보완할 수 있다. 제안된 1차원 웨이블렛 변환 필 티는 VerilogHDL을 이용하여 모델링되고 Synopsys 의 Design compiler를 통해 합성되었다. 합성시에는 Hynix 0.
사용된 필 터는 두 채널 QMF 래티스 PR 필터이며, 각 래티 스 단의필터 계수는 CSD 코딩 방법을 이용하여 효 율적으로 코딩되었고 이를 위하여 최소의 하드웨어 를 필요로 하는 곱셈기 구조를 제안하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 플딩 구조를 적용하였으며 이에 대한 효율적인 스 키줄링 방법을 제안하였다. 제안된 DWT는 최소한 의 하드웨어(레지스터, 덧셈기)를 이용하여 구현 가 능하기 때문에 그의 복잡도가 크게 개선되었고 저 전력 설계가 가능하다.
제안된 DWT는 최소한 의 하드웨어(레지스터, 덧셈기)를 이용하여 구현 가 능하기 때문에 그의 복잡도가 크게 개선되었고 저 전력 설계가 가능하다. 제안된 비트 시리얼 DW叮 필터는 VerilogHDL을 이용하여 설계, 검증되고 Synopsys의 Design compiler를 통해 합성되었다. Fynix 0.

대상 데이터

본 논문에서 제안한 비트 시리얼 구조는 레이턴시가 존재하기 때문에 1레벨 출력 값을 바로 사용해야 하는 2레벨을 수행하기 위해서는 데이터 가 준비될 때까지 기다려야 한다. 본 논문에서 제안한 구조는 총 16 클록 레이턴시를 갖는다.
제안된 1차원 웨이블렛 변환 필 티는 VerilogHDL을 이용하여 모델링되고 Synopsys 의 Design compiler를 통해 합성되었다. 합성시에는 Hynix 0.35um 표준셀 라이브러리가 사용되었으며 2OOMH涅 합성, 검증한 결과 16 클록의 레이턴시와 윽 175Mbps의 성능을 보였고 하드웨어는 2-input SAND 게이트 기준으로 6105 게이트가 사용되었다.

데이터처리

전체 구조는 플립 플롭과 전가산기만으로 구현 7]능하며 스케줄링 면에서도 규칙성을 보인다. 제안된 아키텍 처는 Modelsim 환경에서 VerilogHDL로 모델링 되어 검증되었으며 Synopsys의 Design compiler를 이용하여 합성되었다.

성능/효과

제안된 비트 시리얼 DW叮 필터는 VerilogHDL을 이용하여 설계, 검증되고 Synopsys의 Design compiler를 통해 합성되었다. Fynix 0.35㎛ 표준셀 라이브러리를 이용하여 합성 한 결과, 최대 동작주파수는 200MHz이며, 16 클록의 리이턴시를 갖고 175MCps의 성능을 나타낸다.
각 래티스 모듈의 구조를 설계하기 위해 데이터 와 필터 계수의 양자화 비트를 PSNR 분석을 통해 결정한다. 웨이블렛의 승산기 출력 비트를 임의의 비트로 고정한 후, 웨이블렛 계수 비트를 달리 하여 PSNR을 확인한 결과 소수 이하가 2 비트 이상일 경우 PSNRe 거의 비슷한 값을 얻었다. 웨이블렛 의 승산기 출력 값의 비트를 고려해보면, 모든 필터 단을 통과한 값의 정수 값은 10비트를 넘지 않았다.
또한 사용된 곱셈기 구조도 계수 의 상수 특성을 고려하지 않았기 때문에 곱셈기당 人书된 FA의 수가 많다. 이와 비교하여 제안된 구 조는 워드 단위의 구조와 비교하여 성능은 1/阴의 彳준으로 감소하였지만 곱셈기가 필요 없고 CSD M딩 등의 방법으로 필요한 덧셈기도 소수의 FA로 지한되었다. 따라서 전체적으로 하드웨어를 최적화 如였으며 이에 따라 저전력 설계를 기대할 수 있다.
제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 플딩 구조를 적용하였으며 이에 대한 효율적인 스 키줄링 방법을 제안하였다. 제안된 DWT는 최소한 의 하드웨어(레지스터, 덧셈기)를 이용하여 구현 가 능하기 때문에 그의 복잡도가 크게 개선되었고 저 전력 설계가 가능하다. 제안된 비트 시리얼 DW叮 필터는 VerilogHDL을 이용하여 설계, 검증되고 Synopsys의 Design compiler를 통해 합성되었다.

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K. Parhi, 'VLSI digital signal processing systems: design and implementation,' Wiley, 2000

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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