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Gate Workfunction Optimization of a 32 nm Metal Gate MOSFET for Low Power Applications 원문보기

Journal of electrical engineering & technology, v.1 no.2, 2006년, pp.237 - 240  

Oh Yong-Ho (Advanced Nan-Tech. Development Division at Dongbu Electronics) ,  Kim Young-Min (HMED Lab. Dept. of Electrical, Information and Control Engineering, Hongik University)

Abstract ▼ AI-Helper 아이콘AI-Helper

The feasibility of a midgap metal gate is investigated for a 32 nm MOSFET for low power applications. The midgap metal gate MOSFET is found to deliver $I_{on}$ as high as a bandedge gate if a proper retrograde channel is used. An adequate design of the retrograde channel is essential to a...

주제어

#gate workfunction $(\Phi_m)$   #low power   #metal gate   #retrograde channel   # $V_t$ roll-off  

AI 본문요약
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  • Fig. 2 Comparison of Ion ofNMOS (a) and PMOS (b) Both a uniform and a retrograde channel are used.
  • To meet Ioff = 300 pA/gm at L_ devices, substrate doping concentrations are calculated for various gate workfunctions in Fig. 1. A retrograde channel and a uniform channel are considered. The retrograde channel consists of a 5 nm-deep lightly doped (1.
  • To improve the manufacturability of the bandedge metal gate MOSFET, various schemes have been reported [4], but yet being able to offer a simple solution. In this work, we investigate the feasibility of a midgap gate for low power application, where relatively high Vt is required. The device performance of a midgap metal gate MOSFET is compared against that of a bandedge metal gate using TCAD simulation.
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참고문헌 (11)

  1. Semiconductor Industry Association, 'The International Technology Roadmap for Semiconductor 2003' 

  2. Kingsuk, Maitra, and Veena, Misra, 'A Simulation Study to Evaluate the Feasibility of Midgap Workfunction Metal Gate in 25 nm Bulk CMOS', IEEE Electron Device Letters, Vol. 24, No. 11, pp. 707-709, November 2003 

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  3. Indranil De, et al., 'Impact of gate workfunction on device performance at the 50 nm technology node', Solid-State Electronics, Vol. 44 (2000), pp. 1077- 1080 

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  4. Hon-sum Philip Wong, et al., 'Nanoscale CMOS', Proceedings of the IEEE, Vol. 87, No. 4, pp. 537-570, April 1999 

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  5. Tseng, H.-H, et al., 'ALD $Hf0_2$ using heavy water $(D_2O)$ for improved MOSFET stability', IEDM Tech. Dig. pp. 83-86,2003 

  6. Lee, J.C, et al., 'High-k dielectrics and MOSFET characteristics', IEDM Tech. Dig. 2003, pp. 95-98 

  7. JaeHoon Lee, et al, 'Compatibility of dual metal gate electrodes with high-k dielectrics for CMOS', IEDM Tech. Dig. pp. 323-326,2003 

  8. F.Ootsuka, et al., 'Ultra-Low Thermal Budget CMOS Process for 65 nm-node Low Operation-Power Applications', IEDM Tech. Dig. pp. 647-650,2002 

  9. Kim. Y.W, et al., '50 nm gate length technology with 9-layer Cu interconnects for 90 nm node SoC applications', IEDM Tech. Dig. pp. 69-72, 2002 

  10. Michael Y. Kwong, et al., 'Impact of Lateral SourceIDrain Abruptness on Device Performance', IEEE Transacts on Electron Devices, Vol. 49, No. 11, pp. 1882-1890, November 2002 

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  11. Yuan Taur, 'MOSFET Channel Length: Extraction and Interpretation', IEEE Transacts on Electron Devices, Vol. 47, No. 1, pp. 160-170, January 2000 

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