선택한 단어 수는 입니다.
최소 단어 이상 선택하여야 합니다.
최소 단어 이상 선택하여야 합니다.
선택한 단어 수는 30입니다.
최대 10 단어까지만 선택 가능합니다.
최대 10 단어까지만 선택 가능합니다.
문제 정의
- 본 논문에서는 기존의 A/D 변환기의 단점을 극복하면서 Flash Type의 A/D 변환기와 동일한 변환속도를 유지하는 Folding Interpolation type의 CMOS A/D 변환기를 제안한다'2H4]. 제안하는 A/D 변환기는 CMOS 공정을 사용한 6-bit Folding Interpolation 구조로 100MS/s의 변환속도를 갖는다.
- 비해 큰 장점을 갖지 못한다. 본 논문에서는 이런 단점을 보완하기 위해 Folding 신호처리 뒷단에 Interpolation 기법을 병행하여 저 전력의 A/D 변환기를 구현하였다. 이때의 IRe 다음 식 (1)에 의해 결정된다.
- 본 논문은 0.18um 1-poly 5-metal N-well CMOS 공정을 사용하여 5mW이하의 적은 전력소모를 갖는 1.8V 6-bit Folding Interpolation CMOS A/D 변환기를 설계하였다. Folding Interpolation A/D 변환기는 같은 해상도의 Flash A/D 변환기에 비해 Preamp의 수를 크게 줄일 수 있기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모를 줄일 수 있다.
- 본 논문은 Mobile 통신 시스템에 적합한 저 전력과 작은 면적을 갖는 Folding Interpolation A/D 변환기의 개발이다. 설계된 A/D 변환기는 아날로그 시스템과 디지털 시스템이 하나의 블록으로 구성된 혼성모드 회로설계에 있어 CMOS 공정을 사용함으로써 DSP와 함께 SoC를 구현할 수 있는 장점이 있으며, 기존의 많은 전력 소모와 큰 면적을 갖던 Flash type의 A/D 변환기를 대체할 수 있는 장점을 갖고 있다.
제안 방법
- 그림 6. (a)와 같이 기존의 전압구동 Interpolation 기법이 동일한 단위 저항만을 사용하여 전압분배에 의한 Interpolation 출력을 생성하는 반면, 제안하는 기법은 각각의 노드(node)에서의 PER을 고려하여 단위저항에 변화를 준다. 즉, Interpolation출력의 중간 위상을 갖는 신호를 기준으로 Folder 출력을 받아들이는 신호 방향으로 저항 값에 변화를 주는 것으로써, 이는 IR=4일 때의 PER 인 0.
- 제안하는 A/D 변환기는 CMOS 공정을 사용한 6-bit Folding Interpolation 구조로 100MS/s의 변환속도를 갖는다. A/D 변환기의 전체 구조는 저 전력에 적합한 2+4의 분할구조로 설계되었으며, 전압구동 형식의 Interpolation 기법을 적용하여 전체 A/D 변환기의 전력소비를 최소화 하였다. 특히 기존 구조에 비해 Preamp와 Folder의 수를 절반으로 줄이는 새로운 Folder 감소회로를 제안하여 Analog 블록의 전력을 반감하였으며, 새로운 전압구동형식의 Interpolation 기법을 적용하여 Zero-crossing 위상 오차를 보정해 전체 A/D 변환기의 성능을 향상시켰다.
- 이에 본 논문에서는 그림 2와 .같이 Dummy amplifier를 삽입한 새로운 형태의 Averaging 기법을 제안한다. 제안하는 averaging 기법은 기준전압열의 최하위에 새로운 전압열 을 생성하여 Dummy amplifier의 입력으로 사용한다.
- NFB=4, IR=4가 적합하다. 그러나 본 논문에서는 새로운 Folder 감소회로를 통해 Folding factor에 의해 16개로 결정되는 Preamp의 수와 4개의 Folder의 수를 각각 절반으로 줄이는 새로운 구조를 제안한다. 즉, 제안하는 Folder 감소회로를 사용하여 FR=4, IR=4를 유지하고 NFB를 2로 줄이면서도 6-bit의 해상도를 만족할 수 있다.
- 그러나 본 논문에서는 제안하는 Folder 감소 회로를 통해 NFB가 2이지만 Analog 최종 출력의 선형성을 유지하는 새로운 구조의 A/D 변환기를 제안한다. 즉, 제안하는 A/D 변환기는 FR=4, NFB=2, IR=4의 5-bit Folding factor를 갖지만 6-bit의 해상도를 만족한다.
- 의 수를 각각 절반으로 줄여 전력 소모를 5mW 이하로 최소화 하였다. 또한 A/D 변환기 출력의 선형성 유지를 위해 Dummy amplifier를 사용한 Moebius-band 형태의 새로운 Averaging 기법을 제안하였으며, 이와 함께 Interpolation 출력이 갖는 Phase Error Rate를 최소화 하는 새로운 형태의 전압구동 Interpolation 기법을 제안하여 Zero-crossing 오차를 보정하여 A/D 변환기의 전체성능을 향상시켰다.
- 전체 Layoute Analog 신호 왜곡을 최소화하기 위해 신호의 흐름을 한쪽 방향으로만 진행되게 각각의 Sub-block이 배치되어 있으며, Digital 신호에 의한 Analog 신호의 간섭을 최소화하기 위해 Guard-ring으로 각각의 Core 를 분리하여 배치하였다. 또한 상위 2-bit A/D 변환기와 하위 4-bit 변환기에서 발생할 수 있는 신호의 간섭을 최소화 하기위해 각각의 Core를 분리하여 배치하였으며, 이때 발생할 수 있는 지연시간을 보정하기 위해 최종 Digital 출력 앞단에 데이터 동기화 회로를 삽입하였다. Clock generator, 전원공급을 위한 Guard-ring을 제외한 A/D 변환기의 Core size는 350umx&)0um로 약 0.
- 즉, Preamp may의 개수를 홀수로 만들어 모든 차동 Amplifier에서 느끼는 양단의 전류분배를 동일하게 하여 이상적인 Averaging 효과를 기대할 수 있다. 또한 제안된 회로는 부가적인 회로 없이 하나의 Dummy amplifiei■만을 사용하기 때문에 최소 전력 소모를 위한 최적화된 설계기법이다.
- 출력 단자를 실시간 조정하여 A/D 변환기의 특성을 측정하였다. 또한 제안하는 A/D 변환기의 주요 성능지표중 하나인 전력소모를 측정하기 위한 PCB(Print Circuit Board)를 제작하여 각각의 샘플링 주파수에 따른 A/D 변환기의 전력소모를 측정하였다.
- 그림 8 은 제안하는 A/D 변환기 Core의 Layout이다. 전체 Layoute Analog 신호 왜곡을 최소화하기 위해 신호의 흐름을 한쪽 방향으로만 진행되게 각각의 Sub-block이 배치되어 있으며, Digital 신호에 의한 Analog 신호의 간섭을 최소화하기 위해 Guard-ring으로 각각의 Core 를 분리하여 배치하였다. 또한 상위 2-bit A/D 변환기와 하위 4-bit 변환기에서 발생할 수 있는 신호의 간섭을 최소화 하기위해 각각의 Core를 분리하여 배치하였으며, 이때 발생할 수 있는 지연시간을 보정하기 위해 최종 Digital 출력 앞단에 데이터 동기화 회로를 삽입하였다.
- ]. 제안하는 A/D 변환기는 CMOS 공정을 사용한 6-bit Folding Interpolation 구조로 100MS/s의 변환속도를 갖는다. A/D 변환기의 전체 구조는 저 전력에 적합한 2+4의 분할구조로 설계되었으며, 전압구동 형식의 Interpolation 기법을 적용하여 전체 A/D 변환기의 전력소비를 최소화 하였다.
- 제안하는 Folder 감소회로는 동일한 단위저항으로 구성된 두 단의 Phase shift stage로'구성된다. 이때 첫 번째 Phase shift stage의 입력은 NFB=2인 Folder의 출력으로 인접한 신호와 90°의.
- 같이 Dummy amplifier를 삽입한 새로운 형태의 Averaging 기법을 제안한다. 제안하는 averaging 기법은 기준전압열의 최하위에 새로운 전압열 을 생성하여 Dummy amplifier의 입력으로 사용한다. 이는 Preamp array의 최상위, 최하위 Amplifier의 대칭적이지 못한 전류의 분배를 대칭적으로 만들어주는 효과를 갖는다.
- 즉, Interpolation 최종출력 중 Fla, Flc는 이상적인 zero-crossing 지점과 0.45°의 위상오차를 갖게 된다'印 그러나 본 논문은 제안하는 PER 보정기법을 통해 기존전압 구동 Interpolation이 갖는 오차율을 보정한다. 그림 6에 제안하는 Interpolation 기법을 나타내었다.
- 특히 본 논문에서는 최적화된 2+4 분할구조와 기존의 Folding facts■를줄이는 새로운 Folder 감소회로를 제안하여 FR=4, NFB=2, IR=4의 Folding factor만으로도 6나)it의 해상도를 만족하는 A/D 변환기를 구현하였다. 즉, 기존 Folding Interpolation 기법의 2+4분할 구조에서 6-bit의 해상도를 만족하기 위해 사용된 FR=4f NFB=4, IR=4 또는 FR=4, NFB=2, IR=8의 Folding factoi를 구조적으로 줄여 6-bit의 해상도를 구현하였으며, 이를 통해 Preamp와 Foldei.의 수를 각각 절반으로 줄여 전력 소모를 5mW 이하로 최소화 하였다.
- 특히 측정의 높은 신뢰도를 위해 그림 9와 같이 Labview system을 통해 입 . 출력 단자를 실시간 조정하여 A/D 변환기의 특성을 측정하였다. 또한 제안하는 A/D 변환기의 주요 성능지표중 하나인 전력소모를 측정하기 위한 PCB(Print Circuit Board)를 제작하여 각각의 샘플링 주파수에 따른 A/D 변환기의 전력소모를 측정하였다.
- A/D 변환기의 전체 구조는 저 전력에 적합한 2+4의 분할구조로 설계되었으며, 전압구동 형식의 Interpolation 기법을 적용하여 전체 A/D 변환기의 전력소비를 최소화 하였다. 특히 기존 구조에 비해 Preamp와 Folder의 수를 절반으로 줄이는 새로운 Folder 감소회로를 제안하여 Analog 블록의 전력을 반감하였으며, 새로운 전압구동형식의 Interpolation 기법을 적용하여 Zero-crossing 위상 오차를 보정해 전체 A/D 변환기의 성능을 향상시켰다.
- Folding Interpolation A/D 변환기는 같은 해상도의 Flash A/D 변환기에 비해 Preamp의 수를 크게 줄일 수 있기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모를 줄일 수 있다. 특히 본 논문에서는 최적화된 2+4 분할구조와 기존의 Folding facts■를줄이는 새로운 Folder 감소회로를 제안하여 FR=4, NFB=2, IR=4의 Folding factor만으로도 6나)it의 해상도를 만족하는 A/D 변환기를 구현하였다. 즉, 기존 Folding Interpolation 기법의 2+4분할 구조에서 6-bit의 해상도를 만족하기 위해 사용된 FR=4f NFB=4, IR=4 또는 FR=4, NFB=2, IR=8의 Folding factoi를 구조적으로 줄여 6-bit의 해상도를 구현하였으며, 이를 통해 Preamp와 Foldei.
대상 데이터
- 제안하는 A/D 변환기는 0.18um 1-poly 5-metal N-weU CMOS 공정을 사용하여 Layout하였다. 그림 8 은 제안하는 A/D 변환기 Core의 Layout이다.
이론/모형
- 그러나 전류 구동 Interpolation 구조는 높은 선형성을 유지하기 위해 많은 전력을 필요로 하는 단점이 있으며, 앞단 Folder에 높은 부하 커패시턴스로 작용하여 주파수 특성의 저하를 유발한다. 본 논문은 기존의 전류구동 Interpolation 기법이 갖는 단점을 극복한 전압구동 형태의 Interpolation 기법을 사용하였다. 저항열만을 사용한 전압구동 Interpolation기법은 Folder 뒷단에 IR 에 맞는 Loop 형태의 저항열을 삽입하여 구현한다®.
- 연속시간 시스템인 A/D 변환기의 특성상 Analog amplifier array에서의 Offset error 발생은 전체 변환기의 해상도 및 선형성을 저하시키는 중요 요인이 된다回 본 논문에서는 Preamp array에서 발생할 수 있는 Offset enpr를 최소화하기 위해 Moebius-Band 형태의 Averaging 기법을 채택하였다(3). 이런 Moebius-Band 형태의 Averaging 기법은 부가적인 회로 없이 차동 Preamp 출력의 선형성을 효율적으로 증가시킬 수 있다.
성능/효과
- 실험한 결과로써 시간영역에서의 이상적인 Zero-crossing 간격은 lOn sec이어야 한다. 기존의 방식이 약 12%이상의 오차율을 보이는 것에 비해 본 논문에서 제안하는 Interpolation 기법은 약 5%이내의 오차율로 보정되는 결과를 보인다.
- SNDR과 ENOB의 결과이다. 샘플링 주파수에 비하는 낮은 입 력주파수 lOOKHz를 인가하였을 때 SNDR 은 37.25dB로 측정되었으며, Nyquist 입력 주파수인 50MHz에서의 SNDR 은 35.2dB 로 측정되었다. 즉, ERBW(Effective Resolution Bandwidth) 가 50MHz 이상 의 주파수 특성을 보임으로써 Nyquist Gonverter의 요건을 만족하는 측정 결과를 보인다.
- 설계된 A/D 변환기는 아날로그 시스템과 디지털 시스템이 하나의 블록으로 구성된 혼성모드 회로설계에 있어 CMOS 공정을 사용함으로써 DSP와 함께 SoC를 구현할 수 있는 장점이 있으며, 기존의 많은 전력 소모와 큰 면적을 갖던 Flash type의 A/D 변환기를 대체할 수 있는 장점을 갖고 있다.
- 2dB 로 측정되었다. 즉, ERBW(Effective Resolution Bandwidth) 가 50MHz 이상 의 주파수 특성을 보임으로써 Nyquist Gonverter의 요건을 만족하는 측정 결과를 보인다.
- (a)와 같이 기존의 전압구동 Interpolation 기법이 동일한 단위 저항만을 사용하여 전압분배에 의한 Interpolation 출력을 생성하는 반면, 제안하는 기법은 각각의 노드(node)에서의 PER을 고려하여 단위저항에 변화를 준다. 즉, Interpolation출력의 중간 위상을 갖는 신호를 기준으로 Folder 출력을 받아들이는 신호 방향으로 저항 값에 변화를 주는 것으로써, 이는 IR=4일 때의 PER 인 0.45° 를 고려한 상대 값인 1历R만큼의 더 큰 단위저항을 인가함으로 최적의 Zero-crossing 간격을 유지할 수 있다.
- 새로운 구조의 A/D 변환기를 제안한다. 즉, 제안하는 A/D 변환기는 FR=4, NFB=2, IR=4의 5-bit Folding factor를 갖지만 6-bit의 해상도를 만족한다. 제안하는 Folder 감소회로는 II장에 자세히 기술하였으며, 본 논문의 저 전력 6-bit Folding Interpolation A/D 변환기의 전체 구조를 그림 1에 나타내었다.
- 그러나 본 논문에서는 새로운 Folder 감소회로를 통해 Folding factor에 의해 16개로 결정되는 Preamp의 수와 4개의 Folder의 수를 각각 절반으로 줄이는 새로운 구조를 제안한다. 즉, 제안하는 Folder 감소회로를 사용하여 FR=4, IR=4를 유지하고 NFB를 2로 줄이면서도 6-bit의 해상도를 만족할 수 있다. 제안하는 저 전력 Folder 감소회로를 그림 3에 나타내었다.
- 샘플링 주파수는 100MHz이며 이때의 입력 주파수(20MHz)와 Hannonic 성분을 스펙트럼 측정결과로 확인할 수 있다. 측정결과 SNR(Signal to Noise Ratio) 은 36.3dB, SFDR(Spurious free dynamic range)은 46.59dB의 결과를 보이며, 유효비트 수(ENOB)는 5.63bit으로 측정되었다.
- 측정결과 본 논문에서 제안하는 A/D 변환기의 ERBW는 50MHz, EN0B는 5.56bit(Fin=50MHz), 전력 소비는 4.5mW 로써 정의된 식- (3)에 의해 약 0.§3[pJ/convstep]의 FoM 성능지표를 갖는다.
- 특히 제안하는 Folder 감소회로는 단위저항만을 사용하여 구성되므로 전체 A/D 변환기에 부가적인 전력 소모가 없으며, 또한 기존의 NFB=4일 때의 Preamp array의 개수 16을 절반인 8로 줄일 수 있어 전체 A/D 변환기의 전력소모를 기존에 비해 약 30% 절감하는 효과를 얻을 수 있다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.