For the sub-65 nm CMOS process, it is necessary to develop a new silicide material and an accompanying process that allows the silicide to maintain a low sheet resistance and to have an enhanced thermal stability, thus providing for a wider process window. In this study, we have evaluated the proper...
For the sub-65 nm CMOS process, it is necessary to develop a new silicide material and an accompanying process that allows the silicide to maintain a low sheet resistance and to have an enhanced thermal stability, thus providing for a wider process window. In this study, we have evaluated the property and unit process compatibility of newly proposed composite silicides. We fabricated composite silicide layers on single crystal silicon from $10nm-Ni_{1-x}Co_x/single-crystalline-Si(100),\;10nm-Ni_{1-x}Co_x/poly-crystalline-\;Si(100)$ wafers (x=0.2, 0.5, and 0.8) with the purpose of mimicking the silicides on source and drain actives and gates. Both the film structures were prepared by thermal evaporation and silicidized by rapid thermal annealing (RTA) from $700^{\circ}C\;to\;1100^{\circ}C$ for 40 seconds. The sheet resistance, cross-sectional microstructure, surface composition, were investigated using a four-point probe, a field emission scanning probe microscope, a field ion beam, an X-ray diffractometer, and an Auger electron depth profi1ing spectroscopy, respectively. Finally, our newly proposed composite silicides had a stable resistance up to $1100^{\circ}C$ and maintained it below $20{\Omega}/Sg$., while the conventional NiSi was limited to $700^{\circ}C$. All our results imply that the composite silicide made from NiCo alloy films may be a possible candidate for 65 nm-CMOS devices.
For the sub-65 nm CMOS process, it is necessary to develop a new silicide material and an accompanying process that allows the silicide to maintain a low sheet resistance and to have an enhanced thermal stability, thus providing for a wider process window. In this study, we have evaluated the property and unit process compatibility of newly proposed composite silicides. We fabricated composite silicide layers on single crystal silicon from $10nm-Ni_{1-x}Co_x/single-crystalline-Si(100),\;10nm-Ni_{1-x}Co_x/poly-crystalline-\;Si(100)$ wafers (x=0.2, 0.5, and 0.8) with the purpose of mimicking the silicides on source and drain actives and gates. Both the film structures were prepared by thermal evaporation and silicidized by rapid thermal annealing (RTA) from $700^{\circ}C\;to\;1100^{\circ}C$ for 40 seconds. The sheet resistance, cross-sectional microstructure, surface composition, were investigated using a four-point probe, a field emission scanning probe microscope, a field ion beam, an X-ray diffractometer, and an Auger electron depth profi1ing spectroscopy, respectively. Finally, our newly proposed composite silicides had a stable resistance up to $1100^{\circ}C$ and maintained it below $20{\Omega}/Sg$., while the conventional NiSi was limited to $700^{\circ}C$. All our results imply that the composite silicide made from NiCo alloy films may be a possible candidate for 65 nm-CMOS devices.
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문제 정의
본 연구에서는 Sub-0.1 급 CMOS device에 실리사이드 공정으로 적용될 수 있는 두께 50 nm 이하의 저저항 니켈실리사이드를 소오스와 드레인 상부의 활성화 영역의 실리사이드를 상정한 단결정 실리콘과 다결정 실리콘 게이트를 가정할 수 있는 다결정 실리콘 기판 위에 형성하고, 이때 박막 형성에 이용된 합금은 Nil-xCo』x =0.2, 0.5 and 0.8) 조성을 갖는 합금을 사용하여 합금 조성의 변화에 따라 형성된 실리사이드의 물성을 확인하여 향후 65 nm-CMOS 공정에의 적용가능성을 확인하여보았다.
제안 방법
5 and 0.8) 조성의 합금을 단결정 및 다결정 실리콘 기판위에 증착하여 700-1100。(2에서 실리사이드화 열처리 하여 물성을 측정하여보았다. 먼저 전기적 특성의 경우 단결정 실리콘기판의 경우 대부분의 조건에서 1100℃까지 20Q/Sg.
FEI사의 이온빔과 전자빔이 모두 장착된 dual beamfield ion beam Nano Lab200 모델을 써서 완성된 실리 사이 드층의 수직 단면구조와 평 면적 인 미 세 구조를 확인하였다. 평면적인 미세구조는 고배율로 확대하여 전자현미경 모드로 촬영하였고, 수직단면 미세구조의 확인을 위해서는 Ga이온을 30kV로 가속시켜 표면전류가 10pA가 되도록 유지하고 150 nm 깊이를 목표값으로 1.
0〃m2 면적의 트렌치를 가공하였다. 가공된 트렌치를 52°로 기울여 실리콘과 도전성 실리사이드 층의 두께의 컨트라스트가 더 밝아서 차이가 나는 것을 이용하여 실리사이드층의 52° 틸트를 고려하여 두께를 결정하였다.
두 가지 종류의 기판(단결정 실리콘, 다결정 실리콘) 에각각 Nil-xCox(x=0.2, 0.5 and 0.8) 조성별로 시편을 열 증착기를 이용하여 조성이 다른 조건으로 두께 10nm(10% 오차이내) 씩 각각 증착하였다.
또한, AES(Auger Electron Spectroscopy, Perkin-Elmer사)를 이용하여 각 어닐링 온도의 시편에 대해 Si, Ni, Co의 조성변화를 스퍼터링 속도를 유지하면서 표면 부로부터 측정하여 온도에 따라 생성된 실리사이드 층의 화학조성의 정 량분석을 시도하였다.
살리사이드 공정이 완료된 시편은 각 구조별, 실리사이드 온도별로 사점면저항측정기 (fbur point probe, Changmin 사, CMT-SR1000N)를 사용하여 면저항(R아을 측정하였다.
생성된 상을 확인하기 위해서 X-선 회절분석(PANalytical 사)을 이용하였는데, X선 source는 니켈 필터를 통과 시켜 얻은 Cuka로 파장은 1.540598 A이었고, 이때 필라멘트 전류는 30 mA, 가속전압은 40kVo었다. 스캔된 피크로 부터 JCPDS(Joint Committee Powder Diffraction Standards)카드 상에 나타나있는 니켈실리사이드를 고려하여 2°를 20°~80° 범위에서 700, 1000℃에서 40초간 열처리한 시편의 상을 분석하였다.
540598 A이었고, 이때 필라멘트 전류는 30 mA, 가속전압은 40kVo었다. 스캔된 피크로 부터 JCPDS(Joint Committee Powder Diffraction Standards)카드 상에 나타나있는 니켈실리사이드를 고려하여 2°를 20°~80° 범위에서 700, 1000℃에서 40초간 열처리한 시편의 상을 분석하였다.
완성된 시편은 lO2torr의 진공에서 7쌍의 할로겐램프로 구성된 RTA를 활용하여 40초간 온도를 600, 700, 800, 900, 1000, 1100℃의 6가지 조건에서 처리하여 실리사이드 화를 유도하였다 . 실리사이드화 열처리가 완료된 시편들은 잉여금속을 제거하기 위해서 80℃에서 30%-황산(H2SO4)에 10분간 담가 처리하였다.
평면적인 미세구조는 고배율로 확대하여 전자현미경 모드로 촬영하였고, 수직단면 미세구조의 확인을 위해서는 Ga이온을 30kV로 가속시켜 표면전류가 10pA가 되도록 유지하고 150 nm 깊이를 목표값으로 1.2X1.0〃m2 면적의 트렌치를 가공하였다. 가공된 트렌치를 52°로 기울여 실리콘과 도전성 실리사이드 층의 두께의 컨트라스트가 더 밝아서 차이가 나는 것을 이용하여 실리사이드층의 52° 틸트를 고려하여 두께를 결정하였다.
폴리게이트를 상정한 기판을 위해서는 산화막이 제거된 실리콘 웨이퍼 위에 2000 A의 SiO2 막을 열산화 기법으로 만들고, 다시 ICTEC사 LP0714 모델 LPCVD를이용하여 다결정 실리콘을 700 A 두께로 형성시켰다. 이렇게 완성된 두 가지 종류의 기판 단결정 실리콘, poly-crystalline-Si//SiO2〃single-crystalline-Si 위에 코발트 니켈합금 소스를 이용하여 합금막을 증착하였다.
성능/효과
(1)의 다결정기판의 경우에는 700℃ 열처리 시편에서는 약한 NiSi peak를 확인할 수 있었고 Ni3Si2 상이 같이 존재함을 알 수 있었다.
먼저 전기적 특성의 경우 단결정 실리콘기판의 경우 대부분의 조건에서 1100℃까지 20Q/Sg. 이하의 저저항을 나타내고 있었으며, 다결정 실리콘 기판의 경우 900℃ 이후부터 고저항이 발생되어 기존의 NiSi 가 700。(3까지 안정하였음에 비추어 획기적으로 실리사이드의 안정화 구간을 넓히는 효과가 있었다. 이때 생성된 실리사이드 층의 두께는 합금박막의 조성과 기판 종류에 관계없이 모두 40nm 이하로 나노급 소자 공정에 적용 가능 하였다.
5 조성의 박막으로부터 생성된 실리사이드의 피크를 나타내었다. (c)의 단결정 기판에서는 700℃에서는 저저항 상인 NiSi상과 Ni3Si2상의 회절 피이크를 관찰할 수 있으며 1000℃의 고온으로 처리하면 상대적으로 NiSi상의 회절 피이크 세기가 감소함을 알 수 있다. 그러나 전체적인 상의 구성은 저저항상들로 구성되므로 저저항 실리사이드를 유지함을 알 수 있었다.
8Coo, 2 조성의 박막으로부터 생성된 실리사이드의 XRD피크의 변화를 기판의 종류별로 나타내었다. (e)의 단결정 실리콘 기판인 경우에는 700℃ 저온에서는 Ni3Si2 상과 NiSi 상이 같이 존재하다가 1000℃ 가 되면 NiSi가 소멸함을 알 수 있었다.
결과적으로 10nm-두께의 NiCo합금박막으로부터 생성된 복합실리사이드를 채용하여 Co의 20-80% 첨가에 따라 기존의 NiSi의 700℃에 한정된 고온 안정성을 개선하여 단결정에서는 40CTC이상, 다결정 기판에서는 200℃ 이상 향상시킨 결과를 얻을 수 있었다.
결과적으로 단결정 실리콘 기판에서는 Co가 적은 경우(Co=20, 50%)는 700℃ 열처리에서 NiSi상과 Ni3Si2 상이 확인되었고 1000℃ 열처리에서는 NisSi?상만 관찰되었다. Co가 80%인 경우는 700℃ 열처리에서 Ni3Si2 가 확인되었고 1000℃ 열처리에서도 NiaSi가 관찰되었다.
(c)의 단결정 기판에서는 700℃에서는 저저항 상인 NiSi상과 Ni3Si2상의 회절 피이크를 관찰할 수 있으며 1000℃의 고온으로 처리하면 상대적으로 NiSi상의 회절 피이크 세기가 감소함을 알 수 있다. 그러나 전체적인 상의 구성은 저저항상들로 구성되므로 저저항 실리사이드를 유지함을 알 수 있었다.
8 조성에서는 단결정과 다결정 기판의 차이를 구분할 수 없이 두께 경향성이 없었다. 그럼에도 불구하고 전체 실험범위 내에서 형성된 실리사이드의 최종두께는 40nm 이하로 나노급 소자의 공정적용에 적용 가능함을 알 수 있었다.
다결정 실리콘 기판에서는 Co가 적은 경우(Co=20, 50%)는 700℃ 열처리에서 Ni0.8Coo, 2 박막 조성에서는 ]迎%와 NiSi상이 관찰되었고, Nio.sCoo.5 박막 조성에서는 NiaSiz와 CoSi2상이 확인되었다. 1000℃ 열처리에서는 두 조성 모두에서 NiaSiz와 NiSi?상이 발견되었다.
오제이 두께분석 결과 각 복합실리사이드 층은 미세구조에서 확인된 두께와 유사한 경향을 나타내었으며, 특히 폴리실리콘 기판의 고온에서 생성된 실리사이드의 경우 실리콘과 실리사이드가 혼재하는 미세구조를 가짐을 알 수 있었고 이들이 고온 고저항의 주원인임을 알았다. 따라서 제안된 NiCo 합금을 이용한 나노급 복합실리사이드는 기존의 적층 박막으로부터의 실리사이드 공정보다 단순화된 공정이 가능하면서도 동일한 열적 안정성을 유지할 수 있었다.
또한 다결정 게이트 상부의 실리사이드의 면저항을 나타낸 (b)의 NiCo-alloy//poly- crystalline-Si에 나타난 바와 같이, 기존의 NiSi는 700℃ 이후의 고온에서는 급격한고저항값을 보이는데 비해 NiCo-alloy//poly-crystalline-Si 에서는 90CTC까지 저저항을 유지하는 것을 관찰할 수 있었다. 다결정 실리콘 기판의 경우에서도 N이 많은 Ni0.
이들의 확대 이미지로부터 정확한 실리사이드 층의 두께를 확인하였는데 각각 (a) 11 nm, (b) 15 nm, (c) 12 nm, (d) 17 nm 를 확인할 수 있었다. 실리사이드화 온도에 따라 크게 실리사이드 층의 두께는 달라지지 않았으며 단결정에서는 11.5 nm, 폴리실리콘에서는 약 16nm 정도의 두께를 얻을 수 있음을 알 수 있었다. 이러한 두께는 충분히 최소 선폭 lOOnm급의 shallow junction transistor에 응용이 가능하다고 판단된다.
이때 생성된 실리사이드 층의 두께는 합금박막의 조성과 기판 종류에 관계없이 모두 40nm 이하로 나노급 소자 공정에 적용 가능 하였다. 오제이 두께분석 결과 각 복합실리사이드 층은 미세구조에서 확인된 두께와 유사한 경향을 나타내었으며, 특히 폴리실리콘 기판의 고온에서 생성된 실리사이드의 경우 실리콘과 실리사이드가 혼재하는 미세구조를 가짐을 알 수 있었고 이들이 고온 고저항의 주원인임을 알았다. 따라서 제안된 NiCo 합금을 이용한 나노급 복합실리사이드는 기존의 적층 박막으로부터의 실리사이드 공정보다 단순화된 공정이 가능하면서도 동일한 열적 안정성을 유지할 수 있었다.
이상의 값을 보여주는데 비해 대부분의 NiCo-alloy//single-crystalline-Si silicide는 1000℃까지 25Q/Sg.이하의 저항값을 나타내며 고온에서도 저저항으로 안정함을 알 수 있었다. 이것은 고온에서 (NiCo)Si2 의 저저항상을 형성하여 고온에서도 저저항을 유지함을 알 수 있었다.
참고문헌 (13)
J. Y. Dai, Z. R. Guo, S. F. Tee, C. L. Tay, E. Er and S. Redkar, Appl. Phys. Lett., 78, 3091 (2001)
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