[논문]광대역 아날로그 이중 루프 Delay-Locked Loop

이석호; 김삼동; 황인석

초록
AI-Helper

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.

Abstract ▼ AI-Helper

This paper presents a new dual-loop Delay Locked Loop(DLL) to expand the delay lock range of a conventional DLL. The proposed dual-loop DLL contains a Coarse_loop and a Fine_loop, and its operation utilizes one of the loops selected by comparing the initial time-difference among the reference clock ...

This paper presents a new dual-loop Delay Locked Loop(DLL) to expand the delay lock range of a conventional DLL. The proposed dual-loop DLL contains a Coarse_loop and a Fine_loop, and its operation utilizes one of the loops selected by comparing the initial time-difference among the reference clock and 2 internal clocks. The 2 internal clock signals are taken, respectively, at the midpoint and endpoint of a VCDL and thus are $180^{\circ}$ separated in phase. When the proposed DLL is out of the conventional lock range, the Coarse_loop is selected to push the DLL in the conventional lock range and then the Fine_loop is used to complete the locking process. Therefore, the proposed DLL is always stably locked in unless it is harmonically false-locked. Since the VCDL employed in the proposed DLL needs two control voltages to adjust the delay time, it uses TG-based inverters, instead of conventional, multi-stacked, current-starved inverters, to compose the delay line. The new VCDL provides a wider delay range than a conventional VCDL In overall, the proposed DLL demonstrates a more than 2 times wider lock range than a conventional DLL. The proposed DLL circuits have been designed, simulated and proved using 0.18um, 1.8V TSMC CMOS library and its operation frequency range is 100MHz${\sim}$1GHz. Finally, the maximum phase error of the DLL locked in at 1GHz is less than 11.2ps showing a high resolution and the simulated power consumption is 11.5mW.

Keyword

참고문헌 (12)

Hsiang-Hui Chang, Jyh-Woei Lin, Ching-Yuan Yang, and Shen-Iuan Liu, 'A Wide-Range Delay-Locked Loop With a Fixed Latency of One Clock Cycle,' IEEE Journal of Solid-State Circuits, vol.37, no.8, Aug. 2002, pp. 1021-1027

상세보기
Eunseok Song, Seungwook Lee, Joonbae Park, and Soo-Ik Chae, 'A Reset-Free Anti-Harmonic Delay-Locked Loop Using a Cycle Period Detector,' IEEE Journal of Solid-State Circuits, vol.39, no.11, Nov. 2004, pp. 2055-2061

상세보기
A. Hatakeyama, et al., 'A 256-Mb SDRAM using a register-controlled digital DLL,' IEEE Journal of Solid-State Circuits, vol.32, no.11, Nov. 1997, pp. 1728-1734

상세보기
Y. Okajima, et al., 'Digital delay locked loop and design technique for high-speed synchronous interface,' IEICE Trans. Electron., vol.E79-C, June 1996, pp. 798-807
T. H. Lee, et al., 'A 2.5V CMOS delay-locked loop for an 18 Mbit, 500 Megabyte/s DRAM,' IEEE JSSC, vol.29, Dec. 1994, pp. 1491-1496

상세보기
S. Tanoi, et al., 'A 250-622MHz deskew and jitter-suppressed clock buffer using two-loop architecture,' IEEE J. Solid-State Circuits, vol.31, Apr. 1996, pp. 487-493

상세보기
S. Sidiropoulos, et al., 'A semi-digital dual delay-locked loop,' IEEE J. Solid-State Circuits, vol.32, Nov. 1997, pp. 1683-1692

상세보기
Y. Okuda, et al., 'A 66-400MHz, Adaptive Lock-Mode DLL Circuit with Duty-Cycle Error Correction,' Symp. VLSI Circuits Dig. Tech. Papers, June 2001, pp. 37-38
T. Hamamoto, et al., 'A Skew and Jitter Suppress DLL Architecture for High Frequency DDR SDRAMs,' Symp. VLSI Circuits Dig. Tech. Papers, June 2000, pp. 76-77
Se Jun Kim, Sang Hoon Hong, Jae-Kyung Wee, Joo Hwan Cho, Pol Soo Lee, Jin Hong Ahn, and Jin Yong Chung, 'A Low-Jitter Wide-Range Skew-Calibrated Dual-Loop DLL Using Antifuse Circuitry for High-Speed DRAM,' IEEE Journal of Solid-State Circuits, vol.37, no.6, June. 2002, pp.726-734

상세보기
C. H. Park, et al., 'A low-noise 900-MHz VCO in 0.6um CMOS,' IEEE J. Solid-State Circuits, vol.34, May. 1999, pp. 586-591

상세보기
박홍준, CMOS 아날로그 집적회로 설계. 시그마 프레스, 1999

이 논문을 인용한 문헌

저자의 다른 논문 :

LOADING...

활용도 분석정보

상세보기

다운로드

내보내기

활용도 Top5 논문

해당 논문의 주제분야에서 활용도가 높은 상위 5개 콘텐츠를 보여줍니다.
더보기 버튼을 클릭하시면 더 많은 관련자료를 살펴볼 수 있습니다.

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

[국내논문] 광대역 아날로그 이중 루프 Delay-Locked Loop
Wide Range Analog Dual-Loop Delay-Locked Loop 원문보기

초록
AI-Helper

Abstract ▼ AI-Helper

Keyword

참고문헌 (12)

이 논문을 인용한 문헌

저자의 다른 논문 :

연구과제 타임라인

활용도 분석정보

활용도 Top5 논문

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

[국내논문] 광대역 아날로그 이중 루프 Delay-Locked Loop Wide Range Analog Dual-Loop Delay-Locked Loop 원문보기

초록 용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

Abstract ▼ AI-Helper

Keyword

참고문헌 (12)

이 논문을 인용한 문헌

저자의 다른 논문 :

김삼동 (23) 황인석 (8)

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

활용도 분석정보

활용도 Top5 논문 더보기

관련 콘텐츠

원문 보기

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

[국내논문] 광대역 아날로그 이중 루프 Delay-Locked Loop
Wide Range Analog Dual-Loop Delay-Locked Loop 원문보기

초록
AI-Helper

활용도 Top5 논문