본 논문에서는 MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) 시스템에서 사용되는 RS(23,17) 부호에 대한 복호기의 최적 구조를 제안하고, 설계하였다. 제안된 복호기 구조는 파이프 라인 구조를 갖는 수정된 유클리드(Modified Euclidean) 알고리즘을 사용하며, MB-OFDM 시스템에 최적화되어 작은 복호 지연(latency) 및 하드웨어 복잡도를 가진다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성하였다. 350MHz로 합성했을 때 timing violation이 발생하지 않았기 때문에, 실제 ASIC을 제작해도 250MHz까지 동작하며, gate count는 20,710로 나타났다.
본 논문에서는 MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) 시스템에서 사용되는 RS(23,17) 부호에 대한 복호기의 최적 구조를 제안하고, 설계하였다. 제안된 복호기 구조는 파이프 라인 구조를 갖는 수정된 유클리드(Modified Euclidean) 알고리즘을 사용하며, MB-OFDM 시스템에 최적화되어 작은 복호 지연(latency) 및 하드웨어 복잡도를 가진다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성하였다. 350MHz로 합성했을 때 timing violation이 발생하지 않았기 때문에, 실제 ASIC을 제작해도 250MHz까지 동작하며, gate count는 20,710로 나타났다.
In this paper, we design a RS(23,17) decoder for MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) system, in which Modified Euclidean(ME) algorithm is adopted for key equation solver block. The proposed decoder has been optimized for MB-OFDM system so that it has less latency and hardwa...
In this paper, we design a RS(23,17) decoder for MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) system, in which Modified Euclidean(ME) algorithm is adopted for key equation solver block. The proposed decoder has been optimized for MB-OFDM system so that it has less latency and hardware complexity. Additionally, we have implemented the proposed decoder using Verilog HDL and synthesized with Samsung 65nm library. From synthesis results, it can operate at clock frequency of 250MHz, and gate count is 20,710.
In this paper, we design a RS(23,17) decoder for MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) system, in which Modified Euclidean(ME) algorithm is adopted for key equation solver block. The proposed decoder has been optimized for MB-OFDM system so that it has less latency and hardware complexity. Additionally, we have implemented the proposed decoder using Verilog HDL and synthesized with Samsung 65nm library. From synthesis results, it can operate at clock frequency of 250MHz, and gate count is 20,710.
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문제 정의
본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23, 17)부호의 복호기를 설계하였다. 제안된 복호기는 파이프라인 구조를 사용하는 ModifiedEuclidean(ME) 알고리즘을 사용하며, UWB 시스템에 최적화되었다.
MB-OFDM UWB에서는 PHY header와 MAC header는 송수신시에 사용되는 중요한 정보들이 포함되어 있기 때문에, 컨볼루션 부호와 Reed-Solomon(RS) 부호를 사용하여 PLCP 헤더를 보호하고 있다[1]. 본 논문에서는 PLCP 헤더에서 사용되는 RS 부호의 복호기 설계에 관하여 다룬다.
본 논문에서는 [4-6]에서 와 같이 파이 프라인 구조를 사용하는 Modified Euclidean(ME) 알고리즘을 사용하여 RS 복호기를 구성하고, UWB 시스템에 최적인 RS 복호기 설계 방안을 제안한다. 첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정하여 최종단의 Q(x)에서 항상 error value polynomial이 출력 되고, U(x)가 항상 error locator polynomial을 줄력 하도록 하여 최 종 출력 단에서 차수 비 교를 하지 않는 구조를 제안한다.
제안 방법
첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정하여 최종단의 Q(x)에서 항상 error value polynomial이 출력 되고, U(x)가 항상 error locator polynomial을 줄력 하도록 하여 최 종 출력 단에서 차수 비 교를 하지 않는 구조를 제안한다. 다음으로 Chien 탐색 알고리 즘, Forney 알고리즘, 오류 정정 블록 및 FIFO를UWB 규격에 최적화 시킨다. 마지막으로 제안된 복호기의 성능 평가 및 Verilog HDL(Hardware Description Language)■§- 사용하여 구현한 결과를 제 시 한다.
첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정 하여 최종단의 Q(x)에서 항상 오류값 다항식 이 출력 되고, U(x)가 항상 오류 위치 다항식을 출력하도록 하여 최종 줄력단에서 차수 비교를 하지 않는 구조를 제안하였다. 다음으로Chi血 탐색 알고리즘, Fomey 알고리즘, 오류 정정 블록 및 FIFO를 UWB 규격에 최적화하였다.
다음으로 Chien 탐색 알고리 즘, Forney 알고리즘, 오류 정정 블록 및 FIFO를UWB 규격에 최적화 시킨다. 마지막으로 제안된 복호기의 성능 평가 및 Verilog HDL(Hardware Description Language)■§- 사용하여 구현한 결과를 제 시 한다.
제안된 복호기는 파이프라인 구조를 사용하는 ModifiedEuclidean(ME) 알고리즘을 사용하며, UWB 시스템에 최적화되었다. 첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정 하여 최종단의 Q(x)에서 항상 오류값 다항식 이 출력 되고, U(x)가 항상 오류 위치 다항식을 출력하도록 하여 최종 줄력단에서 차수 비교를 하지 않는 구조를 제안하였다. 다음으로Chi血 탐색 알고리즘, Fomey 알고리즘, 오류 정정 블록 및 FIFO를 UWB 규격에 최적화하였다.
설계 방안을 제안한다. 첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정하여 최종단의 Q(x)에서 항상 error value polynomial이 출력 되고, U(x)가 항상 error locator polynomial을 줄력 하도록 하여 최 종 출력 단에서 차수 비 교를 하지 않는 구조를 제안한다. 다음으로 Chien 탐색 알고리 즘, Forney 알고리즘, 오류 정정 블록 및 FIFO를UWB 규격에 최적화 시킨다.
대상 데이터
UWB 시스템에서는 RS(255, 249)의 축약 형태인 Systematic RS(23, 17)부호를 사용한다. Systematic RS(255, 249) 부호의 발생다항식은 다음과 같다[1].
이론/모형
17)부호의 복호기를 설계하였다. 제안된 복호기는 파이프라인 구조를 사용하는 ModifiedEuclidean(ME) 알고리즘을 사용하며, UWB 시스템에 최적화되었다. 첫 번째로 [4-6]에서 제안된 ME 알고리즘의 processing element를 수정 하여 최종단의 Q(x)에서 항상 오류값 다항식 이 출력 되고, U(x)가 항상 오류 위치 다항식을 출력하도록 하여 최종 줄력단에서 차수 비교를 하지 않는 구조를 제안하였다.
성능/효과
C++언어를 이용한 시뮬레이션 프로그램을 작성하여 성능 평가를 하였으며, BPSK(Binary Phase Shift Keying) 변조를 사용했을 때, AWGN(Additive White Gaussian Noise) 채널에서 복호기 성능이다.RS 부호기의 성능을 비교하기 위하여, 부호화되 지 않은 BPSK 변조 방식의 성능곡선을 같이 표시 하였다.
본 논문에서 제안된 RS(23, 17)의 복호기는 17byte FIFO를 가지며, PE1 을 그림 3과 같이 줄임으로써, KES 블록이 [6]에 비해 gate count가 약 1/6=16%줄어 드는 효과를 가지며, 전체 latency도 줄어드는 것을 알 수 있다. FIFO는 17Byte이므로 register로 구현하였다.
그림 10은 구현된 복호기의 hnctional simulation결과이고, ModelSim을 이용하여 시뮬레이션을 수행하였다. 이 결과로부터 알 수 있듯이, 구현된 복호기는 수신 심볼 23byte가 신드롬 계산 블록에 입력되고 나서, 15clock 뒤에 오류 정정된 정보 심볼이 출력되는 것을 볼 수 있다.
참고문헌 (9)
International Standard, ISO/IEC 26907:2007(E), "Information technology - Telecommunications and information exchange between systems - High Rate Ultra Wideband PHY and MAC Standard"
S. B. Wicker, Error Control Systems for Digital Communication and Storage, Englewood Cliffs, NJ, Prentice-Hall, 1995
H. M. Shao, T. K. Truong, L. J. Deutsch, J. H. Yuen, and I. S. Reed, "A VLSI design of a pipeline Reed-Solomon decoder", IEEE Trans. Comput., vol. C-34, no. 5, pp. 393-403, May 1985
H. Lee, "High-speed VLSI architecture for parallel Reed-Solomon decoder", IEEE Trans. Very Large Scale (VLSI) Integr. Syst., vol. 11, no. 2, pp. 288-294, Apr. 2003
S. W. Choi, S. S. Choi, H. Lee, "RS decoder architecture for UWB," IEEE ICACT 2006, pp. 805-808, 2006
J. H. Baek and M. H. SunWoo, "New degree computationless modified Euclid's algorithm and architecture for Reed-Solomon decoder", IEEE Trans. Very Large Integr. (VLSI) Syst., vol. 14, no. 8, pp 915-920, Aug. 2006
Hyeong-Ju Kang, In-Cheol Park, "A high-speed and low-latency Reed-Solomon decoder based on a dual-line structure", IEEE International Conference on Acousitcs, Speech, and Signal Processing, vol. 3, pp. 3180-3183, May. 2002
S. Lin, D. J. Costello, Error Control Coding: Fundamentals and Applications, Prentice-Hall, 1983
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