본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.
본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.
This paper designs sigma-delta D/A Converter with a high resolution and low power consumption. It reorganizes the input data along LJ, RJ, I2S mode and bit mode to the output data of A/D converter. The D/A converter decodes the original analog signal through HBF, Hold and 5th CIFB(Cascaded Integrato...
This paper designs sigma-delta D/A Converter with a high resolution and low power consumption. It reorganizes the input data along LJ, RJ, I2S mode and bit mode to the output data of A/D converter. The D/A converter decodes the original analog signal through HBF, Hold and 5th CIFB(Cascaded Integrators with distributed Feedback as well as distributed input coupling) sigma-delta modulation blocks. It uses repeatedly the addition operation in instead of the multiply operation for the chip area and the performance. Also, the half band filters of similar architecture composed the one block and it used the sample-hold block instead of the sinc filter. We supposed simple D/A Converter decreased in area. The filters of the block analyzed using the matlab tool. The top block designed using the top-down method by verilog language. The designed block is fabricated using Samsung 0.35um CMOS standard cell library. The chip area is 1500*1500um.
This paper designs sigma-delta D/A Converter with a high resolution and low power consumption. It reorganizes the input data along LJ, RJ, I2S mode and bit mode to the output data of A/D converter. The D/A converter decodes the original analog signal through HBF, Hold and 5th CIFB(Cascaded Integrators with distributed Feedback as well as distributed input coupling) sigma-delta modulation blocks. It uses repeatedly the addition operation in instead of the multiply operation for the chip area and the performance. Also, the half band filters of similar architecture composed the one block and it used the sample-hold block instead of the sinc filter. We supposed simple D/A Converter decreased in area. The filters of the block analyzed using the matlab tool. The top block designed using the top-down method by verilog language. The designed block is fabricated using Samsung 0.35um CMOS standard cell library. The chip area is 1500*1500um.
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문제 정의
나이퀴스트는 아날로그 소자의 변이와 잡음에 취약하여 고 해상도를 구현하는데 한계가 있는 반면, 시그마-델타 변조기는 복잡한 디지털 신호처리를 요구하지만, 신호 대역 내의 잡음변형하는 시그마-델타 데이터 변환기의 신호 주파수 범위가 작아서, 고 해상도를 요구하는 낮은 주파수대의 음성 신호 대역처리 분야에 널리 이용되고 있다. 따라서 본 논문에서는 면적을 최소화하면서, 고 성능을 가지는 24비트 시그마넬타 D/A 변환기를 설계하였다.[1][2]
제안 방법
데이터 값이다. CIFB 5차 시그마-델타 변조기는 MATLAB에서 SNR과 특성을 시뮬레이션 하였다. 입력 32비트는 [31 :8]비트까지 MSB부터 24비트만 정렬되어 변조기에서 사용된다.
본 논문에서는 기존의 방식과 달리 그림 2와 같이 구현하였다. HBF1, 2, 3은 하나의 모듈로 구성해 전체적으로 간단한 구조의 D/A를 구성하고, sine 필터 대신에 샘플-홀드 회로를 이용한 설계 방식을 채택하였다. 이것은 저 전력과 적은 면적을 위해 효과적인 방법이다.
Verilog 언어로 구현하였다. 또한, Samsung 0.35um 표준 CMOS 공정을 사용하여 합성 및 레이아웃을 수행한 후 칩으로 제작하였다. 내부 블록에서 사용된 필터는 매트랩 툴을 이용하여 특성을 분석을 마친 후 사용되었으며, 제작된 칩은 FPGA 및 보드를 제작하여 동작 상태
144MHz 클럭을 사용한다, 샘플링 주파수는 48KHz 이며, 128배 오버샘플링을 수행한다. 또한, left와 right에 대해서 2채널로 동작하도록 구현하였다
3개의 Half Band Filter 블록을 하나로 구현하고, Sine Filter와 같은 기능을 수행하는 Hold 블록을 구현함으로써, 상당한 게이트 수 및 면적 감소 효과를 가져와 기존 시스템에 비해 성능이 매우 크게 개선되는 것을 알 수 있었다. 또한, 기존 4차 시그마-델타 변조기 블록을 5차 CIFB 블록으로 구현하였다. 제안된 블록은 칩과 PCB 보드로 제작되어 FPGA를 통해 입력 받은 후 테스트 결과 최종 아날로그 파형을 확인하였다.
본 논문에서는 Samsung 0.35um CMOS standard cell libra成 공정을 사용하여 오디오용 24bit 시그마-델타 DAC 블록을 구현하였다. 3개의 Half Band Filter 블록을 하나로 구현하고, Sine Filter와 같은 기능을 수행하는 Hold 블록을 구현함으로써, 상당한 게이트 수 및 면적 감소 효과를 가져와 기존 시스템에 비해 성능이 매우 크게 개선되는 것을 알 수 있었다.
또한, 기존 4차 시그마-델타 변조기 블록을 5차 CIFB 블록으로 구현하였다. 제안된 블록은 칩과 PCB 보드로 제작되어 FPGA를 통해 입력 받은 후 테스트 결과 최종 아날로그 파형을 확인하였다. 향후, 높은 해상도 지원 및 최적의 SNR을 지원하기 위한 블록을 연구할 필요가 있다.
대상 데이터
변조기는 5차 CIFB 시그마-델타 변조기 블록을 사용하여 구현하였다. 시스템 클럭은 6.144MHz 클럭을 사용한다, 샘플링 주파수는 48KHz 이며, 128배 오버샘플링을 수행한다. 또한, left와 right에 대해서 2채널로 동작하도록 구현하였다
이론/모형
2*fs 샘플링 간격마다 HBF로 설계한 경우 58번의 승산과 누적이 이루어져야 하며, a*b 에 해당하는 승산 연산이 단일 클럭에 계산될 수 없기 때문에, 전체 시스템의 가장 높은 시스템 클럭 주파수가 디지털 필터의 승산 회로에 클럭 주파수로 정의된다. 본 논문에서는 효율적인 곱셈 연산을 위해 Modified Booth 알고리즘을 채택하여 32비트 * 24 비트 승산기를 구현하였다. HBF1의 실제 “0”이 아닌 계수 값을 지니는 차수 N = 116/2 = 58 이다.
전체 블록은 Top-down 방식을 사용하여 하드웨어 언어인 Verilog 언어로 구현하였다. 또한, Samsung 0.
성능/효과
35um CMOS standard cell libra成 공정을 사용하여 오디오용 24bit 시그마-델타 DAC 블록을 구현하였다. 3개의 Half Band Filter 블록을 하나로 구현하고, Sine Filter와 같은 기능을 수행하는 Hold 블록을 구현함으로써, 상당한 게이트 수 및 면적 감소 효과를 가져와 기존 시스템에 비해 성능이 매우 크게 개선되는 것을 알 수 있었다. 또한, 기존 4차 시그마-델타 변조기 블록을 5차 CIFB 블록으로 구현하였다.
처음 (a)파형은 DAC로 입력되는 디지털 파형이며, (b), (c) 파형은 제안된 블록을 제작한 칩을 거礼 필터 통과 후 나타난 아날로그 파형의 결과이다. FPGA 장비를 이용하여, ADC의 출력을 입력으로 받고, 제작한 칩과 PCB보드를 이용하여 출력 결과를 측정하였다 제작한 칩의 DAC 블록에는 post-filter를 구성하여 입력으로 받은 디지털 신호가 DAC 블록을 통과 후 다시 아날로그 사인파 신호로 정상 동작 함을 확인하였다 출력 파형 결과는 IKHz 24비트 I2S 모드에 대한 결과이며, left, right 채널 모두 정상 동작하였다.
35um 표준 셀 라이브러리를 이용하여 합성 후 비교하였으며, 표에서 나타난 결과로 볼 때 기존 블록에 비해 게이트수가 상당 부분 감소되었음을 확인할 수 있다. HBF 블록은 약 6000개의 게이트 수가 감소되었으며, sine 필터 대신 hold 블록으로 구현 하였을 때는 98% 의 감소 효과를 나타내었다 단, 4차 변조기 대신 5차변조기로 구현 후 더욱 복잡한 연산 과정으로 인해 상당한 수의 게이트 수가 증가하였으나, 원 신호에 가까운 출력 파형을 얻을 수 있는 효과를 불러왔다. 전체적으로 게이트 수가 약 10000개 감소하였으며, 이것은 전력 감소 효과 및 칩 면적 감소 효과를 가져 올 수 있음을 알 수 있다.
수에 대한 테스트 결과이다. 모든 블록의 비교는 Samsung 0.35um 표준 셀 라이브러리를 이용하여 합성 후 비교하였으며, 표에서 나타난 결과로 볼 때 기존 블록에 비해 게이트수가 상당 부분 감소되었음을 확인할 수 있다. HBF 블록은 약 6000개의 게이트 수가 감소되었으며, sine 필터 대신 hold 블록으로 구현 하였을 때는 98% 의 감소 효과를 나타내었다 단, 4차 변조기 대신 5차변조기로 구현 후 더욱 복잡한 연산 과정으로 인해 상당한 수의 게이트 수가 증가하였으나, 원 신호에 가까운 출력 파형을 얻을 수 있는 효과를 불러왔다.
HBF를 사용하는 목적은 n/2개의 필터 계수가 모두 “0” 이므로, 곱셈의 수를 줄여서 하드웨어의 크기 및 연산 량을 줄이는 데 있다. 사용되는 계수 값이 크고, 비트 수가 클수록 SNR의 성능에서 좋은 결과를 얻을 수가 있다. HBF_123_front 블록은 HBF 필터 3개를 직렬로 입력하여 디지털 필터를 수행하기 위해서 입력 sequence 와 ROM의 계수를 발생하는 회로이다.
HBF 블록은 약 6000개의 게이트 수가 감소되었으며, sine 필터 대신 hold 블록으로 구현 하였을 때는 98% 의 감소 효과를 나타내었다 단, 4차 변조기 대신 5차변조기로 구현 후 더욱 복잡한 연산 과정으로 인해 상당한 수의 게이트 수가 증가하였으나, 원 신호에 가까운 출력 파형을 얻을 수 있는 효과를 불러왔다. 전체적으로 게이트 수가 약 10000개 감소하였으며, 이것은 전력 감소 효과 및 칩 면적 감소 효과를 가져 올 수 있음을 알 수 있다.
후속연구
제안된 블록은 칩과 PCB 보드로 제작되어 FPGA를 통해 입력 받은 후 테스트 결과 최종 아날로그 파형을 확인하였다. 향후, 높은 해상도 지원 및 최적의 SNR을 지원하기 위한 블록을 연구할 필요가 있다.
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