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문제 정의
- 또한, 표면 실장 시 PCB 및 세라믹 표면에서의 연 면 방전을 최소화할 수 있도록 유전체를 두께를 조절하거나 적층 칩 캐패시터표면에 유기 절연층을 형성하여야 한다. 본 논문에서는 저가격이면서 DC-DC 인버터용으로 적합한 고압용 적층 칩 캐패시터 제작을 위하여 내부 전극으로 Ni 이 적용이 가능한 내환원 조성으로 (Ca, Sr)(Zr, Ti)O3계를 선정한 후 전기적 특성을 개선하기 위하여 AI2O3를 첨가하였으며 절연 특성 및 소결성을 향상시키기 위하여 소결조제로 절연강화형 유리프릿을 첨가한 후 첨가량에 따른 전기적 특성을 검토하였다. 설계 및 제작에 있어서는 내부 유전체 시트의 미세구조를 확인하였으며 내부 전극 두께에 따른 단위 두께당 절연파괴 전압과 내부 전극 배열 방법에 따른 절연파괴 전압 특성을 연구하여 DC-DC 인버터에 적합한 6 KV 고압용 적층 칩 캐패시터를 제작하였다.
제안 방법
- (Cao.7Sro.3)(Zro.97Tio.o3)03를 주성분으로 하고 첨가제로 MnO2 0.3 mol%, AI2O3 0.25 mol%, 유리프릿 1 wt%를 첨가한 조성을 이용하여 고압용 적층 칩 캐패시터를 설계 제작하였으며 다음과 같은 결론을 얻었다.
- CaZrO3) SrTiO3> CaTiO3, TiO 를 (CaojSro.s) (Zro.97Tio.03)03 조성비 로 평 량한 후지 르코니 아 볼과 순수물을 넣은 후, 2시간 동안 볼밀로 혼합, 분쇄하였으며 건조한 분말을 1100 °C 에서 2시간 동안 하소하였다. 하소한 분말의 전기적 특성 개선을 위하여 첨가제로 MnO2 0.
- 혼합, 분산된 슬러리에 PVB (Sekisui, BM-SZ), DOP (DC chemicalX 적정 배합비로 첨가한 후 4 시간 혼합하여 슬러리를 제작하였으며, 닥터 블레이드 방식을 적용하여 실리콘 코팅한 PET 필름위에 25 例의 그린 시트를 성형하였다. 그린시트위에 평균 입경 Dso 0.4 例인 Ni 금속분말과 공제로서 Dai 0.3 例인 CaZrO3를 적용하여 만든 페이스트를 스크린 프린트법을 적용하여 내부전극을 형성하였다. 적층 칩 제작은 일반적인 적층 칩 제조공정을 적용하여 적층, 압착, 절단하여 45x2.
- 그림 9는 그린 시트 두께에 따른 DC 내전압 특성을 나타낸 그래프로서 25 例 그린 시트를 1 〜 4장 적층하여 그린 시트의 두께를 25 〜 100 网1로조절하였다. 두께 조절된 그린시트상에 니켈 내부 전극을 인쇄 후 10층 적층하여 45x2.0x2.0 mm 크기의 적층 칩 캐패시터를 제작하여 그린시트 두께에 따른 파괴전압 특성을 측정하였다. 그린시 트의두께가 증가할수록 적층 칩 캐패시터의 파괴전압은 증가하지만 단위 두께당 절연파괴 전압(E)은 105 V/伽에서 55 V/伽 감소하는 경향을 나타내고 있다.
- 따라, 본 논문에서는 고압용 적층 캐패시터를제작하기 위한 조성으로 (Caa7Sro.3)(Zro. 97Tio.o3)03를주성분으로 하고 첨가제로 MnO2 0.3 mol%, AI2O3 0.25 mol%, 유리프릿 1 wt%를 첨가한 조성을 정하였다.
- 본 논문에서는 저가격이면서 DC-DC 인버터용으로 적합한 고압용 적층 칩 캐패시터 제작을 위하여 내부 전극으로 Ni 이 적용이 가능한 내환원 조성으로 (Ca, Sr)(Zr, Ti)O3계를 선정한 후 전기적 특성을 개선하기 위하여 AI2O3를 첨가하였으며 절연 특성 및 소결성을 향상시키기 위하여 소결조제로 절연강화형 유리프릿을 첨가한 후 첨가량에 따른 전기적 특성을 검토하였다. 설계 및 제작에 있어서는 내부 유전체 시트의 미세구조를 확인하였으며 내부 전극 두께에 따른 단위 두께당 절연파괴 전압과 내부 전극 배열 방법에 따른 절연파괴 전압 특성을 연구하여 DC-DC 인버터에 적합한 6 KV 고압용 적층 칩 캐패시터를 제작하였다.
- 3 mol%를 고정한 후 AI2O3 및 유리프릿 첨가량에 따른 유전율, 품질 계수, 절연저항을 나타낸 그림이다. 온도 보상용 적층 칩 캐패시터제작시 최적의 조성을 확인하기 위해 미니탭 프로그램을 적용하여 최적화한 그림으로서 최적화 범위는 유전율은 32 〜 34, 품질 계수 2, 000 이상, 절연저항 100, 000 MQ-cm 이상으로 하였으며 유전율의 온도 계수는 C0G 특성을 만족하는 것으로 하였다. 그림에서 최적화 범위■ 하얀 부분으로서 A12O3 는 0.
- 25 mol% 유리프릿 1 wt%를 첨가한 조성을 선정하였다. 원료 분체 특성은 볼 밀을 이용하여 평균입경 Dso 0.75 伽, BET는 4.4 rS/g로 하였으며 원료의 전기적 특성은 유전율 32, 품질 계수 2, 600, 절연저항 2, 000 GQ 이상이다.
- 0 m%으로 조절하였다. 유리프릿의 제조는 순도가 99 %이상인 BaO, CaO, LiO, MnO, B2O3, SiO2 산화물 원료를 6시간 건식 혼합한 후, 1350 笆에서 2시간 동안 용융하여 급속 냉각하였으며 볼밀로 60시간 분쇄하여 입자크기 (Dso) 를 0.8 〜 1.2 um로 조절하였다.
- 유전체 원료의 첨가제에 따른 결정상을 확인하기 위하여 XRD (D/max-C, Rigaku, Japan)를 측정하였으며 유전율과 손실은 1 MHZ, 1 Vms 조건으로 LCR 측정기 (HP4278A, HP, USA)를 이용하여 정전용량 값을 측정한 후 유전율을 계산하였다. 절연저항측정은 100 V, 60초 인가한 후 고저항측정기 (HP4339B, HP, USA)를 이용하여 측정하였다.
- 적층 칩 세라믹 캐패시터 제조에 적용한 세라믹 원료는 원료 실험을 통하여 소결온도와 유전 특성을 고려하여 (Cao.7Sro.3)(Zro.97Tio.o3)03를 주성분으로 하고 첨가제로 MnO2 0.3 mol%, AI2O3 0.25 mol% 유리프릿 1 wt%를 첨가한 조성을 선정하였다. 원료 분체 특성은 볼 밀을 이용하여 평균입경 Dso 0.
- 3 例인 CaZrO3를 적용하여 만든 페이스트를 스크린 프린트법을 적용하여 내부전극을 형성하였다. 적층 칩 제작은 일반적인 적층 칩 제조공정을 적용하여 적층, 압착, 절단하여 45x2.0x2.0 mm인 적층 칩을 제작하였다. 적층 칩을 260 °C에서 48시간 바인더 탈지 후 田-N2-H2O를 이용하여 Po2 = L02 * * * * * * * * 11 MPa 분압 하에서 1320 °C에서 2시간 소성하였다.
- 적층 칩을 260 °C에서 48시간 바인더 탈지 후 田-N2-H2O를 이용하여 Po2 = L02 * * * * * * * * 11 MPa 분압 하에서 1320 °C에서 2시간 소성하였다. 적층 칩 캐패시터의 신뢰성 향상을 위하여 재산화 열처리는 1000 °C, Po2 = IO, MPa 분위기에서 2시간 행하였으며 그림 1에 소성도를 나타내었다. 소성 칩의 내부 전극이 돌출되도록 연마 후 Cu 전극을 도포하였으며 환원 분위기에서 800 °C에서 10분간 소성하였다.
- 절연저항측정은 100 V, 60초 인가한 후 고저항측정기 (HP4339B, HP, USA)를 이용하여 측정하였다. 절연파괴전압은 내전압 측정장치 (TOS5101, Kikusui, Japan)을 이용하였으며 절연파괴전압은 누설전류가 1 mA인 경우의 전압으로 하였다.
- 절연저항측정은 100 V, 60초 인가한 후 고저항측정기 (HP4339B, HP, USA)를 이용하여 측정하였다. 절연파괴전압은 내전압 측정장치 (TOS5101, Kikusui, Japan)을 이용하였으며 절연파괴전압은 누설전류가 1 mA인 경우의 전압으로 하였다.
- 03)03 조성비 로 평 량한 후지 르코니 아 볼과 순수물을 넣은 후, 2시간 동안 볼밀로 혼합, 분쇄하였으며 건조한 분말을 1100 °C 에서 2시간 동안 하소하였다. 하소한 분말의 전기적 특성 개선을 위하여 첨가제로 MnO2 0.3 mol%, AI2O3 0.1 〜 0.6 mol% 첨가하였으며 유리프릿을 무게비로 0 〜 2 wt% 첨가한 후하소 전과 동일하게 볼 밀, 건조한 후 분급하였다. 최종 분말의 입자크기 Ds, 은 0.
- 분산하였다. 혼합, 분산된 슬러리에 PVB (Sekisui, BM-SZ), DOP (DC chemicalX 적정 배합비로 첨가한 후 4 시간 혼합하여 슬러리를 제작하였으며, 닥터 블레이드 방식을 적용하여 실리콘 코팅한 PET 필름위에 25 例의 그린 시트를 성형하였다. 그린시트위에 평균 입경 Dso 0.
대상 데이터
- , Ltd)를 사용하였다. 기본 조성으로는 기초실험을 통하여 환원 분위기에서 소결이 가능하면서 C0G 온도특성을 만족하는 (Cao.7Sro.3)(Zro.97Tio.o3)03 선정하였으며 소결온도 낮추면서도 적층 칩 캐패시터의 신뢰성 향상을 위하여 BaO-CaO-LiO- MnO-B2O3-SiO2계 유리프릿을 첨가하였다⑸.
- 본 논문에서는 Dso이 03 〜 0.6 伽1의 입도 분포를 가지며 합성된 산화물 형태인 CaZrO3) SrTiOs, CaTiO3(Sakai Chemical Co., Ltd) 와 TiO2 (TOHO, Co., Ltd)를 사용하였다. 기본 조성으로는 기초실험을 통하여 환원 분위기에서 소결이 가능하면서 C0G 온도특성을 만족하는 (Cao.
성능/효과
- (1) (Cao.7SrQ3)(Zro.97TiQO3)C)3를 주성분으로 하고 MnCh 0.3 mol%, AI2O3 0.15 〜 0.25 mol%, 유리프릿 0.8 〜 1.2 wt% 범위의 조성 구간에서 우수한 유전 특성을 나타내었다.
- (2) 미니 탭 프로그램을 적용하여 최적화한 유전율은 32 〜 34, 품질 계수 2, 000 이상, 절연저항 100, 000 MQ-cm 이상이고 유전율의 온도 계수는 C0G 특성을 만족하는 것으로 하였다.
- (3) 그린 시트의 두께가 증가할수록 적층 칩 캐패시터의 파괴전압은 증가하지만 단위 두께당 절연파괴 전압(E)은 105 V/)加에서 55 V/伽 감소하는 경향을 나타내고 있다.
- [5] 45x2.0x2.0 mm, 10 pF, 고압용적층 칩 캐패시 터설계 시 그린시트 25 /zm, 6 floating으로 파괴전압 9 kv 제품을 개발할 수 있었다.
- ⑷ 고압용 적층 칩 캐패시터의 설계에 있어 floating에 수의 증가하는 것이 단위 두께당 전압을 감소시키고 않고 적층 칩 캐패시터 파괴전압을 증가시킴을 확인 할 수 있었다.
- 향후, 고압용 적층 칩 캐패시터의 설계에 있어 유전체의 두께를 설정한 후용량을 고려하여 floating를 적절히 조절함으로 고압용 적층 칩 캐패시터의 개발이 가능함을 확인할 수 있다. 그린 시트 25 例, 8 floating의 경우 파괴전압이 13 kv 수준으로 나타났으며 본 논문에서는 그림 11에서 나타난 바와 같이 제조 공정능력 및 정전 용량을 고려하여 25 例, 6 floating으로 정전용량 10 pF, 파괴전압 9 kv의 특성을 얻을 수 있음을 확인하였다.
- 25 mol%, 로 고정한 후 유리프릿 첨가량에 따른 결정상을 나타낸 변화를 그림으로서 소성 온도는 T 320°C 이다. 분석 결과유리프릿의 첨가량에 무관하게 (CaSr)(ZrTi)O3 결정상이 주상으로 나타나고 있으며 유리프릿 함량을 2 wt% 첨가한 경우 (Cao.i5Zro.85)Oi.85의 cubic zirconia상을 보이고 있다. 이와 같은 결과는 유리프릿에 포함된 Ca양이 주조성에 영향을 끼치므로 화학 양론의 (CaSr)(ZrTi)O3을 유지하지 못하여 나타난 결과로 예상된다.
- 그린 시트의 두께는 25 例, 50 例로 하였고 floating 수는 2, 4, 6, 8로 하였다. 실험 결과 유전체 두께에 따른 단위 두께당 전압 변화 양상은 그림 9의 결과와 유사함을 볼 수 있으며 floating에 수의 증가에 따른 파괴 전압의 증가는 거의 직선적으로 증가함을 볼 수 있다. 이와 같은 결과는 파괴전압은 절연체의 거리에 비례함을 보여주고 있으며 절연체를 거리를 증가시키는 데 있어 유전체의 두께를 증가시키는 것보다는 전극 간의 거리를 증가시키는 것이 더 유효함을 볼 수 있다.
- 5 例의 커다란 분말을 볼 수 있다. 유전체 원료 분산 및 혼합의 불균일에 의한 그린 시트의 결함으로 나타나는 분말 응집, 바인더 뭉침, 기공 등이 작은 양호한 상태의 그린 시트임을 확인 할 수 있다.
- 실험 결과 유전체 두께에 따른 단위 두께당 전압 변화 양상은 그림 9의 결과와 유사함을 볼 수 있으며 floating에 수의 증가에 따른 파괴 전압의 증가는 거의 직선적으로 증가함을 볼 수 있다. 이와 같은 결과는 파괴전압은 절연체의 거리에 비례함을 보여주고 있으며 절연체를 거리를 증가시키는 데 있어 유전체의 두께를 증가시키는 것보다는 전극 간의 거리를 증가시키는 것이 더 유효함을 볼 수 있다. 향후, 고압용 적층 칩 캐패시터의 설계에 있어 유전체의 두께를 설정한 후용량을 고려하여 floating를 적절히 조절함으로 고압용 적층 칩 캐패시터의 개발이 가능함을 확인할 수 있다.
- 유리프릿함량의 증가함에 따라 유전율이 증가하는 것은 그림 2의 XRD 결과에서와같이 주조성과 유리프릿의 상호반응에 의해 높은 유전율을 가지는 생성물에 의한 영향으로 판단된다. 한편으로는 유전체에서는 유전율의 경우 소결 밀도 및 기공에 의한 영향이 큰 것으로 알려져 있는 데 본 논문에서도 유리프릿을 첨가하지 않은 경우 소성 밀도가 4.6 g/cm3 으로 낮은 값을 가진 반면 유리프릿 및 AI2O3의첨가량이 증가할수록 소성 밀도가 4.65 〜 4.7 g/cm3 으로 증가한 결과를 보아 소결 밀도와 연관성이 있음을 확인 할 수 있었다.
후속연구
- 이와 같은 결과는 파괴전압은 절연체의 거리에 비례함을 보여주고 있으며 절연체를 거리를 증가시키는 데 있어 유전체의 두께를 증가시키는 것보다는 전극 간의 거리를 증가시키는 것이 더 유효함을 볼 수 있다. 향후, 고압용 적층 칩 캐패시터의 설계에 있어 유전체의 두께를 설정한 후용량을 고려하여 floating를 적절히 조절함으로 고압용 적층 칩 캐패시터의 개발이 가능함을 확인할 수 있다. 그린 시트 25 例, 8 floating의 경우 파괴전압이 13 kv 수준으로 나타났으며 본 논문에서는 그림 11에서 나타난 바와 같이 제조 공정능력 및 정전 용량을 고려하여 25 例, 6 floating으로 정전용량 10 pF, 파괴전압 9 kv의 특성을 얻을 수 있음을 확인하였다.
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