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- 그림 3(b)의 타이밍 다이어그램에서 알 수 있듯이, 2:1 MUX 출력 데이터의 딜레이는 tdl+td国心이며, 이러한 딜레이로 인한 다음 단의 플립플롭의 마진 감소를 막기 위하여 以의 딜레이를 갖는 딜레이 셀을 다음 단의 클럭 라인에 배치하여야 한다 (그림 1). 본 논문에서 제안한 16:1 MUX에서는 切 딜레이 셀을 4번째와 5번째 단에서만 사용하였는데, 그 이유는 2번째나 3번째 단에서는 동작 속도가 높지 않아서 굳이 td2 딜레이 셀을 사용하지 않아도 동작에 문제가 없기 때문이다.
제안 방법
- 그림 2는 DCCD의 블록 다이어그램을 나타낸 것이다. CK1-CK2-CK9간의 딜레이를 매칭 시키기 위해 여러 딜레이 셀들이 배치되었고, 클럭 경로간의 로드를 균형화 시키기 위해 여러 +2 디바이더들을 더미 셀(dummy cell)로써 배치하였다. +2 디바이더의 딜레이는 플립플롭의 클럭-Q 딜레이(以妃企이므로 딜레이 셀의 딜레이가 클럭-Q 딜레이에 최대한 가깝도록 딜레이 셀의 설계가 이루어져야 한다.
- 이렇게 세 종류의 딜레이 셀을 사용하였다. tdi 딜레이 셀은 teFF보다 큰 딜레이를 가져야 하므로 D-래치에서 클럭이 항상 'high'로 인가되어 있는 구조인 , transparent D-래치' 2개를 직렬 연결하여 구현하였다. 그림 5(a)는 transparent D-래치의 스키매틱 다이어그램을 나타낸 것이다.
- 18-nm CMOS 공정을 이용하여 설계되었으며, 동작 신뢰성을 측정하기 위하여 가장 빠른 속도에서 동작하는 5번째 단에서 넓은 동작속도 범위와 공정-온도변화에 따른 셋업 마진 및 홀드 마진을 측정하였다. 공정한 비교를 위하여 딜레이 보상 기법을 사용하지 않은 기존 구조와 같이 모의실험을 진행하였다. 그림 7(a)는 27。C, tt에서 동작 주파수를 변화시켜가며 모의실험을 실행한 결과를 나타낸 그래프이다.
- 18-pm CMOS 공정을 사용하여 16:1 바이너리-트리 MUX를 구현하였다. 구현된 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 동작 신뢰성을 보장하기 위해 여러 딜레이 보상기법을 적용하였다. 이러한 기법을 사용함으로써, 제안된 MUX는 넓은 동작 속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진을 최적 값인 0.
- 그림 5(a)는 transparent D-래치의 스키매틱 다이어그램을 나타낸 것이다. 마찬가지로, 02 딜레이 셀은 tdl+td, selecte 딜레이를 가져야 하므로 tdl 딜레이 셀과 transparent D-래치의 직렬연결, 즉 transparent D-래치 3개를 직렬 연결하여 구현하였다. 또한 5번째 단의 두 td2 딜레이 셀 사이에 2개의 D-플립플롭과 1 개의 D- 래치를 더미 셀로써 배치하였는데, 이는 4번째 단의 td2 딜레이 셀의 로드와 매칭을 시키기 위함이다.
- 모든 내부 셀들은 작은 칩 면적과 쉬운 설계를 위하여 static CMOS logic을 사용하여 설계하였으며 pseudo -differential 구조를 사용하여 +2 디바이더의 fan-out을 같게 하였다.
- 본 논문에서는 0.18-pm CMOS 공정을 사용하여 16:1 바이너리-트리 MUX를 구현하였다. 구현된 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 동작 신뢰성을 보장하기 위해 여러 딜레이 보상기법을 적용하였다.
- 본 논문에서는 딜레이 보상 기법을 적용한 바이너리 -트리 구조의 16:1 MUX를 제안하였고, 설계 및 모의실험과 칩 제작 및 측정을 수행하였다. 사용된 딜레이 보상 기법으로는 딜레이가 보상된 클럭 분배기(DCCD)를 사용하여 -2 디바이더 딜레이를 보상하였고, 2:1 MUX 모듈 내에 坷의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력 데이터의 유효시간 감소 문제를 해결하였으며, 클럭 분배 라인에 切의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력 데이터의 딜레이를 보상하였다.
- 칩 제작 및 측정을 수행하였다. 사용된 딜레이 보상 기법으로는 딜레이가 보상된 클럭 분배기(DCCD)를 사용하여 -2 디바이더 딜레이를 보상하였고, 2:1 MUX 모듈 내에 坷의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력 데이터의 유효시간 감소 문제를 해결하였으며, 클럭 분배 라인에 切의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력 데이터의 딜레이를 보상하였다.
- 그림 4는 이 세 블록의 스키매틱 다이어그램을 나타낸 것이다. 세 블록의 구조를 거의 같게 설계하여 각 블록들의 딜레이가 서로 클럭-Q 딜레이로 같게 하였고 이는 딜레이 셀을 이용한 딜레이 보상을 쉽게 할 수 있도록 한다.
- 주어진 출력 드라이버는 CML 버퍼의 직렬연결로 구성되었으며, 총 3단으로 구성되어 있다. 앞의 두 단은 predriver단으로써 마지막 단의 매우 큰 off-chip driver 단을 구동하는 역할을 하며, 전송 라인 양 끝 단에 50Q 매칭을 함으로써 반사파의 영향을 최소화 하도록 하였다. 이러한 CML 버퍼 체인 드라이버는 고속 동작을 위해서 다음의 세 가지 조건을 충족하도록 설계되었다: (1) 모든 단의 NMOS 트랜지스터가 saturation 영역에서 동작하여야 하고, (2) 각 단에서 current full- switching이 일어나야 하며, (3) 모든 단은 같은 전압스윙 폭을 가져야 한다E
- 미친다. 이러한 문제점을 해결하기 위해 기존의 클럭 분배기인 +2 디바이더 체인(chain)에 딜레이 보상기법을 적용한 '딜레이가 보상된 클럭 분배기(delay compensated clock distributor : DCCD)'를 제안하였다. 그림 2는 DCCD의 블록 다이어그램을 나타낸 것이다.
- 제안된 MUX는 0.18-nm CMOS 공정을 이용하여 설계되었으며, 동작 신뢰성을 측정하기 위하여 가장 빠른 속도에서 동작하는 5번째 단에서 넓은 동작속도 범위와 공정-온도변화에 따른 셋업 마진 및 홀드 마진을 측정하였다. 공정한 비교를 위하여 딜레이 보상 기법을 사용하지 않은 기존 구조와 같이 모의실험을 진행하였다.
- 858 M로 측정되었다. 제안된 MUX의 eye-diagram을 측정하기 위하여 칩 내부에 2如-1주기의 랜덤 데이터를 생성하는 랜덤 신호 발생기 (Pseudo-Random Binary Sequences : PRBSs)를 설계하였다. 그림 9는 전원 전압 1.
- 제안한 구조가 기존의 바이너리-트리 구조와 다른 점은 MUX 동작의 신뢰도를 높이기 위해 여러 딜레이 보상 기법이 적용되었다는 점이다. 첫 번째 기법으로는 딜레이가 보상된 클럭 분배기 를 사용하여 +2 디바이더 딜레이를 보상하는 방법을 사용하였고, 두 번째 기법은 2:1 MUX 모듈 내에 质의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력데이터의 유효시간 감소 문제를 해결하였으며, 마지막으로 클럭 분배 라인에 如의 딜레이를 가지는 딜레이 셀을 추가하여 2:1 MUX 출력 데이터의 딜레이를 보상하는 기법을 사용하였다.
대상 데이터
- 딜레이 셀은 姑과 te, 그리고 DCX3D 내부의 딜레이 셀, 이렇게 세 종류의 딜레이 셀을 사용하였다. tdi 딜레이 셀은 teFF보다 큰 딜레이를 가져야 하므로 D-래치에서 클럭이 항상 'high'로 인가되어 있는 구조인 , transparent D-래치' 2개를 직렬 연결하여 구현하였다.
- 제안된 MU必는 0.18-um 1P6M 표준 CMOS 공정을 이용하여 구현되었다. 그림 8은 구현된 MUX의 현미경사진이다.
성능/효과
- 위 파형이 fully-differential PRBSs 출력 데이터 파형이고, 아래 파형이 full-speed 클럭 파형이다. PRBSs 데이터가 정상적으로 출력되며 약 400 mV의 single-ended 스윙 폭을 가지는 것을 확인할 수 있다. 그림 10은 1.
- 5UH를 유지함을 확인할 수 있다. 기존 구조의 셋업 마진 및 홀드 마진의 표준편차는 0.336UI와 0.340UI인 반면 제안된 구조는 0.0491UI와 0.047UI로 측정되었다. 그림 7(b)는 동작 주파수 2-GHz에서 공정 및 온도를 변화시켜가며 모의실험을 실행한 결과를 나타낸 그래프이다.
- 모의실험 결과 제안된 MUX는 넓은 동작 주파수 범위와 공정-온도 변화에서도 기존 구조에 비하여 셋업마진과 홀드 마진이 최적 값인 Q5UI를 비교적 잘 유지함을 확인하였고, 제안된 구조의 셋업 및 홀드 마진의 표준편차가 기존 구조에 비해 약 7배 감소하였다. 이는 사용된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 제안된 MUX의 신뢰도가 기존의 것에 비하여 매우 향상되었음을 나타낸다.
- 그림 7(b)는 동작 주파수 2-GHz에서 공정 및 온도를 변화시켜가며 모의실험을 실행한 결과를 나타낸 그래프이다. 앞의 경우와 마찬가지로 제안된 구조는 셋업 및 홀드 마진이 0.5UI에 가깝게 유지됨을 확인할 수 있으며, 기존 구조와 제안된 구조의 셋업 마진 및 홀드 마진의 표준편차는 각각 0338UI와 0.396UI, 그리고 0.049UI와 0.048 UI로 측정되었다. 이러한 측정 결과에서 알 수 있듯이, 제안된 구조는 기존 구조에 비해 표준편차 값이 약 7배 정도 감소하였음을 확인할 수 있고, 이는 제안된 딜레이 보상 기법이 매우 효과적으로 적용되었음을 나타낸다.
- 이는 사용된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 제안된 MUX의 신뢰도가 기존의 것에 비하여 매우 향상되었음을 나타낸다. 제안된 MU成는 0.
- 구현된 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 동작 신뢰성을 보장하기 위해 여러 딜레이 보상기법을 적용하였다. 이러한 기법을 사용함으로써, 제안된 MUX는 넓은 동작 속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진을 최적 값인 0.5 unit interval(UI)로 유지할 수 있게 되었고 따라서 MUX의 동작 신뢰성을 크게 향상시킬 수 있었다.
- 048 UI로 측정되었다. 이러한 측정 결과에서 알 수 있듯이, 제안된 구조는 기존 구조에 비해 표준편차 값이 약 7배 정도 감소하였음을 확인할 수 있고, 이는 제안된 딜레이 보상 기법이 매우 효과적으로 적용되었음을 나타낸다.
- 그림 7(a)는 27。C, tt에서 동작 주파수를 변화시켜가며 모의실험을 실행한 결과를 나타낸 그래프이다. 제안된 구조는 기존 구조와는 달리 셋업 및 홀드 마진이 넓은 주파수 범위에서 안정적으로 최적의 값인 0.5UH를 유지함을 확인할 수 있다. 기존 구조의 셋업 마진 및 홀드 마진의 표준편차는 0.
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