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문제 정의
- 본 논문에서는 입력 feedforward 구조의 델타-시그마 변조기와 고효율 출력단 그리고 저대역 통과 필터로 구성된 헤드폰 구동용 D급 증폭기의 설계와 구현에 대하여 설명하고 측정 결과를 바탕으로 결론을 요약하였다.
- 본 논문은 0.18/fln CMOS 공정을 이용하여 제작된 D 급 증폭기의 회로 설계와 측정 결과에 대하여 나타내었다. 기존의 펄스 폭 변 조기법 대신에 단일 비트 4차 DFF 델타-시그마변-조기를 이용하여 3V의 전원과 32-Q의 출력 저항으로 77%으 효율과 0.
제안 방법
- MATLAB SIMULINK 툴박스를 사용하여 0TA (operational transconductance amplifier) 의 비 이상적인 요소를 고려해서 제안한 델타-시그마 변조기의 시뮬레이션을 수행하였다. 그림 6은 -4dB, 6.
- 파워스위칭단은 델타-시그마 변조기의 단일 비트 출력 신호를 파워-레벨 신호로 변환시키며 파워 서플라이와 그라운드로 연결된 인버터 동작을 기본으로 한다. 델타-시그마 변 조기와 마찬가지로 차동구조로 구현 되었으며, 공정의 복잡성과 비용을 고려하여 고전압용 DMOS 공정을 이용하지 않고 CMOS 트랜지스터만으로 구현 되었다.
- 3kHz)로 이동시킨다. 둘째, 3차 이상의 고차 단일 비트델타-시그마 변조기에서 발생하는 불안정성 문제를 방지하기 위해 Lee's rule'引에따라 NTF(泌 최대 크기를 1.5 이하로 설계한다.
- 파워 트랜지스터의 on 저항이 매우 작기 때문에 스위칭 동작에서 PMOS, NMOS 두 트랜지스터가 동시에 켜지게 되면 power supply에서 ground로 상당히 많은 양의 shoot-through 전류가 흐르기 때문에 전력손실이 증가하게 되며, 이때 많은 양의 열이 발생한다. 따라서 본 논문에서는 이와 같은 문제를 해결하기 위해서 dead-time을 가지는 게이트 구동기를 사용하였다. 게이트 구 동기는 파워트랜지스터의 스위칭 동작 시 dead-time을 이용하여 두 트랜지스터를 동시에 꺼지도록 하여 shoot-through 전류의 발생을 방지한다.
- 이때 출력 저항은 32Q이고 입력 신호에 -7.8dB 의 크기와 1 曲의 주파수를 갖는 정현파 신호를 인가하여 오디오 분석기를 사용하여 측정이 되었다.
- 델타-시그마 변조 기법의 장점인 노이즈 쉐이핑 기법을 이용하여 이러한 영향을 줄일 수 있다. 일반적인 단일 비트 델타- 시그마 변조기는 적분기로 구성된 루프필터 (loop filter), 비교기, 그리고 DAC(digital-to-analog convert- ter)로 구성이 되어 있지만, 본 논문에서는 델타-시그마변조기의 폐회로 내부에 파워트랜지스터를 포함 시켜 양자화(quantization) 노이즈뿐만 아니라 파워 트랜지스터에 의한 스위칭 노이즈 역시 쉐이핑되게 하였다〃
- 칩은 패턴 발생기로부터 생성된 32眦의 시스템 클록에 의해 동작한다. 입력 정현파 신호의 발생 기능과 신호 대잡음비 및 전고조파 왜율 측정기능을 동시에 갖춘 system two cascade 오디오 분석기를 통해서 테스트가 수행되었다. 델타-시그마 변조기의 단일 비트 출력신호는 로직분석기로 측정하여 MATLAB 프로그램으로 분석되었다.
- 그림 7은 변조기 내의 각각의 적분기 출력 레벨 분포도를 나타낸다. 적분기에 충분한 마진을 두기 위해 최대 출력 레벨은 士Vref의 절반 범위를 넘지 않도록 설계 되었다.
- 그 이유는 최초 노이즈 쉐이핑으로 인해 많은 양의 노이즈를 제거하기 위함이다. 전력 소모를 고려하여 첫 번째 적분기를 제외한 나머지적분기에 사용된 OTA는 같은 구조이지만 사이즈 및 성능을 조정하여 설계하였다.
- 만약 OSR이 매우 크면 파워트랜지스터의 기생커패시턴스와 기생 저항 성분에 의해 스위칭 전력 손실의 증가로 효율이 감소하기 때문이다. 제안하는 회로는 OSR을 80으로 하여 3.2 毗의 시스템의 클록으로 동작하게 하였다.
- 게이트 구 동기는 파워트랜지스터의 스위칭 동작 시 dead-time을 이용하여 두 트랜지스터를 동시에 꺼지도록 하여 shoot-through 전류의 발생을 방지한다. 제안한 회로는 8ns의 dead-time으로 동작하도록 설계되었다
- 고려하였다. 첫째, 변조기의 신호대 잡음 비와 안정성을 향상시키기 위해서 루프필터 내부에 로컬 공진기 (local resonator)를 사용하여 DC에 위치하였던 한 쌍의 제로를 신호대역 근처(21.3kHz)로 이동시킨다. 둘째, 3차 이상의 고차 단일 비트델타-시그마 변조기에서 발생하는 불안정성 문제를 방지하기 위해 Lee's rule'引에따라 NTF(泌 최대 크기를 1.
- 파워 트랜지스터는 finger 구조로 병렬로 배치되어 설계되었으며, bond wife의 직렬 임피던스를 최소화하기 위해서 여러 개의 핀 이 사용되었다. 칩의 총 면적은 1.㎛湖이며, 디지털 블록의 노이즈에 의한 영향을 줄이기 위해 가드링 (guarding)을 이용하여 디지털 블록으로부터 아날로그 블록을 분리시켜 설계하였다.
- 또한 스위치-커패시터 방식의 회로에서 발생하는 charge injection의 영향을 줄이기 위해 비중 복 지연 클록 신호 動d과 既d가 발생된다. 클록 신호간의 비중복 시간을 조절하기 위해서 컨트롤 신호clk_c에 의해 조정 되는 두 개의 100 fF 커패시터를 추가하였다.
- 보여주고 있다. 테스트보드 상에서 아날로그 전원과 디지털 전원을 분리하여 칩에 전원을 공급하였고, 입력신호는 anti-aliasing 필터를 통해서 칩으로 인가하였다. 칩은 패턴 발생기로부터 생성된 32眦의 시스템 클록에 의해 동작한다.
- 파워 트랜지스터의 PMOS와 NMOS on 저항은 각각 0.5Q과 0.4Q으로 설계되었으며, 사이즈는 0.18 ㈣의 최소 length 와 Wp=4000/m, Wn=1500㎛의 width로 각각 설계되었다. 파워 트랜지스터의 on 저항이 매우 작기 때문에 스위칭 동작에서 PMOS, NMOS 두 트랜지스터가 동시에 켜지게 되면 power supply에서 ground로 상당히 많은 양의 shoot-through 전류가 흐르기 때문에 전력손실이 증가하게 되며, 이때 많은 양의 열이 발생한다.
- . 하지만 제안된 회로는 앞서 설명한 입력 feedforward 구조를 이용하여 스윙 폭 문제를 완화시켜서 이러한 단점을 극복하였다. 그리고차동 증폭기의 공통 출력 전압을 일정하게 해주기 위해서 전력 소모가 적고 회로가 간단한 스위치 커패시터구조의 CMFB 회로가 사용되었다.
대상 데이터
- 본 논문에서 제시한 D급 증폭기는 0.18/zm Ipoly- 4metal CMOS 공정을 이용하여 제작되었고, 칩 사진은 그림 13과 같다. 차동 OTA 입력단의 layout시 왜곡과 offset 전압의 발생을 막기 위해서 common-centroid 기법을 이용하여 설계되었으며, 아날로그 블록 layout 시차 동구 조의 대칭성을 고려하여 설계되었다.
데이터처리
- 입력 정현파 신호의 발생 기능과 신호 대잡음비 및 전고조파 왜율 측정기능을 동시에 갖춘 system two cascade 오디오 분석기를 통해서 테스트가 수행되었다. 델타-시그마 변조기의 단일 비트 출력신호는 로직분석기로 측정하여 MATLAB 프로그램으로 분석되었다.
이론/모형
- 하지만 개회로(open loop)로 구현된 펄스폭 변조방식의 D급 증폭기는 노이즈와 고조파 성분이 증가하는 단점을 가진다. 반면에 본 논문에서는 최근 각광받고 있는 D급 증폭기의 변조 방식 중 하나인 델타-시그마 변조 방식을 이용하여 D 급 증폭기를 구현하였다. 델타-시그마 변조 방식은 부궤환을 이용하여 회로가 구성되어 있으며, 오디오 대역 내의 비선 형 성분을 제거시키는 노이즈 쉐이핑(noise shaping) 특성을 가지고 있다 05顶.
- 18/zm Ipoly- 4metal CMOS 공정을 이용하여 제작되었고, 칩 사진은 그림 13과 같다. 차동 OTA 입력단의 layout시 왜곡과 offset 전압의 발생을 막기 위해서 common-centroid 기법을 이용하여 설계되었으며, 아날로그 블록 layout 시차 동구 조의 대칭성을 고려하여 설계되었다. 파워 트랜지스터는 finger 구조로 병렬로 배치되어 설계되었으며, bond wife의 직렬 임피던스를 최소화하기 위해서 여러 개의 핀 이 사용되었다.
성능/효과
- 25曲의 정현파를 입력으로 인가하였을 때 델타-시그마 변조기 출력신호의 PSD(power spectral density)를 보여준다. PSD는 1龄개의 샘플을 이용하여 나타내었고, 시뮬레이션 결과 102dB의 신호 대잡음비를 얻을 수 있었다. 그림 7은 변조기 내의 각각의 적분기 출력 레벨 분포도를 나타낸다.
- 18/fln CMOS 공정을 이용하여 제작된 D 급 증폭기의 회로 설계와 측정 결과에 대하여 나타내었다. 기존의 펄스 폭 변 조기법 대신에 단일 비트 4차 DFF 델타-시그마변-조기를 이용하여 3V의 전원과 32-Q의 출력 저항으로 77%으 효율과 0.03% 이하의 전고조파 왜율의 높은 오디오 성능을 얻을 수 있었다. 또한 1.
- 스위치 커패시터 구조에서 적분 구간인 시스템 클록의 반주기 동안 적분기의 출력이 완전히 settling 될 수 있도록 OTA가 빠르다면, settling transient 특성은 전체 회로 성능에 큰 영향을 미치지 않게 된다. 따라서 변조기에 사용되는 OTA는 주파수 보상의 필요 없이 높은 이득과 빠른 settling 특성을 가지며 큰 커패시터를 구동할 수 있는 완전차동 folded-cascode 구조가 선택되었다.
- 25kHz의 주파수를 갖는 정현파 신호를 인가하였을 때 측정된 델타 -시그마 변조기의 출력신호의 스펙트럼이며, 사용된 샘플의 개수는 163必개 이다. 측정된 신호대 잡음비는 96.2dB이며, 그림에서 보는 것과 같이 오디오 대역에서의 noise floor가 약 T20dB 이하에서 형성되는 것을 볼 수 있고, 노이즈 쉐이핑 특성에 의해서 고주파 대역으로 갈수록 noise floor가 높아지는 것을 확인할 수 있다.
후속연구
- 7硼로 측정되었다. 본 논문에서 제시한 D 급 증폭기는 휴대용 멀티미디어 기기의 헤드폰 구동용 증폭기로 사용될 것으로 기대된다.
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