[논문]Nano-technology에 도입된 Dual Poly Gate에서의 DPN 공정 연구

김창집; 노용한

doi:10.4313/jkem.2008.21.4.296

[국내논문] Nano-technology에 도입된 Dual Poly Gate에서의 DPN 공정 연구
Impact of DPN on Deep Nano-technology Device Employing Dual Poly Gate 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.21 no.4, 2008년, pp.296 - 299

김창집 ((주)삼성전자 DRAM PA) , 노용한 (성균관대학교 정보통신공학부)

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The effects of radio frequency (RF) source power for decoupled plasma nitridation (DPN) process on the electrical properties and Fowler-Nordheim (FN) stress immunity of the oxynitride gate dielectrics for deep nano-technology devices has been investigated. With increase of RF source power, the threshold voltage (Vth) of a NMOS transistor(TR) decreased and that of a PMOS transistor increased, indicating that the increase of nitrogen incorporation in the oxynitride layer due to higher RF source power induced more positive fixed charges. The improved off-current characteristics and wafer uniformity of PMOS Vth were observed with higher RF source power. FN stress immunity, however, has been degenerated with increasing RF source power, which was attributed to the increased trap sites in the oxynitride layer. With the experimental results, we could optimize the DPN process minimizing the power consumption of a device and satisfying the gate oxide reliability.

주제어

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문제 정의

그근]나, P+ poly 형성을 위하여 PLAD (BF2) 공정 진행 시 산화막을 통한 boron 침투로 TR 특성에 예기치 않은 변화 및 wafer내 특성 산포에 영향을 주게 되어 dual poly device에 있어 boron 침투를 방지하기 위한 기술이 매우 중요하다. 본 논문에서는 dual poly 공정에서 boron 침투를 억제하기 위해 도입 하게 된 DPN 공정 시 RF Power 에 따른 device 특성 분석과 FN stress 평가 결과를 제시하였다.
본 실험에서는 dual poly gate 형성 시 DPN 공정의 plasma RF power에 따른 소자 특성 변화를 조사하였다.

제안 방법

우리는 nano technology]* 도입된 소자의 TR에 dual p이y 공정을 검토하였다.

대상 데이터

있음을 알 수 있다. DPN 공정에는 N₂ 가스 300 seem을 사용하였다.

성능/효과

Nano-technology을 도입한 TR을 제작하기 위해 dual poly 공정을 도입하면서 적용하게 된 DPN 공정의 RF source power 차이에 따른 device 특성 확인 결과 power 증가에 따른 N 농도의 증가로 양으로 대전된 fixed oxide charge가 증가하게 되어 NMOS / PMOS에서의 Vth 특성 변화가 달리 나타남을 확인하였다. 또한 Power가 증가할수록 동일 Vth에서 loff 특성의 향상으로 제품의 standby current를 억제할 수 있어 소비 전력을 감소시킬 수 있었으며 wafer 내 특성 산포도 개선할 수 있었다.
및 PMOS Vth의 의존성을 보였다. RF power 가 증가 할 수록 loff 특성의 향상(그림 4)과 PMOS Vth의 증가에 의해 1100 W와 1200 W 그룹에서는 중간값이 4.5 mA로 작은 반면 900 W와 1000 W 적용 그룹에서는 standby current가 각각 11.4 mA와 6.4 曲로 현저히 증가 하였다.
RF-power 가 증가할수록 stress 전후 Vth 변화율이 더 커져 FN 내성에 취약해지는 결과를 보였다. 이는 앞서 언급하였듯이 RF power가 증가할수록 oxide 내 질소 농도가 증가하게 되고 이는 전자의 trap site 로 존재하게 되어 stress 시 전자의 trap 양이 증가하기 때문인 것으로 해석된다.
달리 나타남을 확인하였다. 또한 Power가 증가할수록 동일 Vth에서 loff 특성의 향상으로 제품의 standby current를 억제할 수 있어 소비 전력을 감소시킬 수 있었으며 wafer 내 특성 산포도 개선할 수 있었다. 그러나, FN stress test 시 trap site의 증가로 NMOS transistor 내성이 다소 취약해지는 결과를 얻었다.
그러나, FN stress test 시 trap site의 증가로 NMOS transistor 내성이 다소 취약해지는 결과를 얻었다. 이에 우리는 위의 결과를 토대로 standby current에 의한 수율 감소를 최소화시키며 oxide 내성을 보장할 수 있는 DPN 1100 W의 최적 조건을 찾았다.

참고문헌 (7)

Y. H. Lin, C. L. Lee, T. F. Lei, and T. S. Chao, "Thin polyoxide on the top of poly-Si gat e to suppress boron penetration for PMOS", IEEE Electron Device Letters, Vol. 16, No. 5, p. 164, 1995

상세보기
H. C. Cheng, W. K. Lai, C. C. Hwang, M. H. Juang, S. C. Chu, and T. F. Liu, "Suppression of boron penetration for p+ stacked poly-Si gates by using inductively coupled N2 plasma treatment", IEEE Electron Device Letters, Vol. 20, No. 10, p. 535, 1999

상세보기
H. H. Tseng, Y. Jeon, P. Abramowitz, T. Y. Luo, L. Hebert, J. J. Lee, and A. Sultan, "Ultra-thin decoupled plasma nitridation (DPN) oxynitride gate dielectric for 80-nm advanced technology", IEEE Electron Device Letters, Vol. 23, No. 12, p. 704, 2002
A. Velso, F. N. Cubaynes, A. Rothschild, S. Mertens, R. Degraeve, R. O'Cornor, and M. Jurczak, "Ultra-thin oxynitride gate dielectrics by pulsed-RF DPN for 65 nm general purpose CMOS applications", IEEE, p. 239, 2003
박호우, 노용한, "Decoupled plasma nitridation 공정 적용을 통한 negative bias temperature instability 특성 개선", 전기전자재료학회논문지, 18권, 10호, p. 883, 2005

원문보기 상세보기
C. Y. Wong, J. Y.-C. Sun, Y. Taur, C. S. Oh, R. Angelucci, and B. Davari, "Doping of N+ and P+ polysilicon in a dual-gate CMOS process", IEDM Tech. Dig., p. 238, 1988
S. Wolf, "Silicon processing for VLSI era", Vol. 2, 6.3 p-Channel Devices in CMOS, p. 392, 1990

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