선택한 단어 수는 입니다.
최소 단어 이상 선택하여야 합니다.
최소 단어 이상 선택하여야 합니다.
선택한 단어 수는 30입니다.
최대 10 단어까지만 선택 가능합니다.
최대 10 단어까지만 선택 가능합니다.
문제 정의
- 휴대용 제품에 사용되고 있는 CIS의 경우에는 특히 저 전력 설계가 매우 중요한 고려 사항이 되고 있는데, 이 경우 고 전압 생성을 위하여 주로 사용되는 CMOS charge pump의 전력 소모를 줄이는 것도 매우 중요한 요소로 인식되고 있다. 본 논문에서는 CIS의 동작 타이밍 특성을 이용하여 charge pump의 효율을 극대화할 수 있는 방안을 제안하고자 한다.
- 본 논문에서는 기존의 CIS에서 주로 사용되던 charge pump의 전력 손실을 개선할 수 있는 방법을 제안하였다. 즉, CIS의 동작 특성을 이용하여, charge pump의 구동 전류를 사용하는 동작 구간과 사용하지 않는 동작 구간으로 구분하여, charge 전달 switch와 local clock driver 및 펌핑 커패시터의 크기를 역동적으로 조절함으로써 불필요한 switching loss를 최소화하였다.
- 본 논문에서는, 앞 장에서 설명한 기존의 charge pump의 효율 저하 문제를 해결하기 위하여, 아래에 열거한 세 가지 방법을 채용한 charge pump를 제안하고자 한다. 첫째, 펌핑 커패시터의 크기와 clock driver의 구동 능력을 가변 할 수 있게 하여 ADC 구간에서 switching loss를 줄이고, 둘째, charge 전달 switch의 크기를 가변 할 수 있게 하여 ADC 구간에서 불필요하게 소모되는 gate 커패시턴스의 충방전 전력소모를 줄이고자 한다.
제안 방법
- 또한, 산large 전달 switrh인 MPO와 MP1의 크기는 최대 구동 전류 조건에서 50 mV 미만의 전압강하가 발생하는 것을 목표로 정하였고, 대략 10 ohm의 on-저항을 갖도록 트랜지스터 크기를 600 um로 결정하였다. 이 경우, CIS 능동 픽셀 센서가 S/H 구간에 있을 때는 구동 전류가 크므로 효율적으로 동작할 수 있지만, 픽셀 센서가 동작하지 않는 ADC 구간에서는 구동 전류가 존재하지 않으므로 불필요한 switching loss로 인한 효율 저하가 나타나게 된다.
- 첫째, 펌핑 커패시터의 크기와 clock driver의 구동 능력을 가변 할 수 있게 하여 ADC 구간에서 switching loss를 줄이고, 둘째, charge 전달 switch의 크기를 가변 할 수 있게 하여 ADC 구간에서 불필요하게 소모되는 gate 커패시턴스의 충방전 전력소모를 줄이고자 한다. 마지막으로, hysteresis 특성을 가진 i* nverter tri-state driver에 사용하여, driver 줄력 단자에서 항상 non-overlapping clock이 확보되도록 하여 reversion loss를 최소화 하고자 한다.
- 그림 3-(a)의 아large pump에서 펌핑 커패시터 C2와 C3의크기는 식 (2)에 의해 결정되는데 최대의 구동 전류를 고려하여 설계된다. 본 논문에서 사용된 회로는 최대구동 전류가 5 mA로 100 MHz의 주파수 최대 1 V의 출력 전압 변동을 갖도록 설계하였으며 주파수 변동의 마진을 추가하여 30 pF으로 결정하였다.
- 이를 위해 보통펌핑 커패시터의 크기는 공정변화에 따른 마진을 더해 설계한다. 성능 검증은 2.8 V 공급 전압, 100-MHz clock 주파수, 30-pF capacitive load, 25℃의 온도 조건에서, 제안된 charge pump와 기존 charge pump의 비교 시뮬레이션을 통해 행해졌다.
- 동작하게 한다. 이를 제어하기 위하여, 신호 HSEL을 받아 S/H 구간에서는 switch MP6와 MP7을 tum-on 시켜 MP0A와 MP1A의 gate단자 A, B를 펌핑단자 X와 Y에 연결시키고, ADC 구간에서는 switch MP4와 MP5를 tum-on 시 켜 단자 A와 B를 단자 VCp 에 연결시킨다. 이 경우, ADC 구간에서 펌핑단자 X와 Y에 연결된 gate 커패시턴스가 줄어들게 되어, 이로 인한 전력 소모를 감소시킬 수 있게 된다.
- 제안된 회로의 기본적인 구성은 기존 회로와 동일하며, 효율 개선을 위해 추가 혹은 변형된 부분만을 설명하면 다음과 같다. 첫째, 그림 3-(a)에서 30 pF으로 사용하던펌핑 커패시터 C2와 C3를 5 pF과 25 pF으로 나누어 C2와 C才, C3와 C3'으로 배치하고, 나누어진 펌핑 커패시터를 각각 따로 구동하도록 회로를 구성하였다. 펌핑커패시터의 최소 크기는 구동 전류가 없을 때 마진을 갖고 5 pF으로 결정하였다’ 이렇게 분리된 펌핑 커패시터는 동작 구간에 따라 S/H 구간에서는 모든 tri-state driver를 동작시켜 모든 펌핑 커패시터가 동작하게 하고, ADC 구간에서는 5 pF의 C2와 C3를 구동하는 tri-state driver 만 동작시켜 switching loss를 줄일 수 있도록 설계하였다.
- 한다. 첫째, 펌핑 커패시터의 크기와 clock driver의 구동 능력을 가변 할 수 있게 하여 ADC 구간에서 switching loss를 줄이고, 둘째, charge 전달 switch의 크기를 가변 할 수 있게 하여 ADC 구간에서 불필요하게 소모되는 gate 커패시턴스의 충방전 전력소모를 줄이고자 한다. 마지막으로, hysteresis 특성을 가진 i* nverter tri-state driver에 사용하여, driver 줄력 단자에서 항상 non-overlapping clock이 확보되도록 하여 reversion loss를 최소화 하고자 한다.
- 첫째, 그림 3-(a)에서 30 pF으로 사용하던펌핑 커패시터 C2와 C3를 5 pF과 25 pF으로 나누어 C2와 C才, C3와 C3'으로 배치하고, 나누어진 펌핑 커패시터를 각각 따로 구동하도록 회로를 구성하였다. 펌핑커패시터의 최소 크기는 구동 전류가 없을 때 마진을 갖고 5 pF으로 결정하였다’ 이렇게 분리된 펌핑 커패시터는 동작 구간에 따라 S/H 구간에서는 모든 tri-state driver를 동작시켜 모든 펌핑 커패시터가 동작하게 하고, ADC 구간에서는 5 pF의 C2와 C3를 구동하는 tri-state driver 만 동작시켜 switching loss를 줄일 수 있도록 설계하였다.
대상 데이터
- 도를 나타내고 있다. 본 charge pump는 주 pump와 보조 pump로 구성되어 있는데, 주 pump는 precharge 트랜지스터인 MN2와 MN3, 펌핑 커패시터인 C2와 C3, 사large 전달 switch인 MP0와 MP1, bulk switch인 MP2와 MP3로 구성되어 있고, 보조 pump는 precharge 트랜지스터인 MN0와 MN1, 펌핑 커패시터인 CO와 CL으로 구성되어 있다. 그리고, charge pump 를 구동하는 4개의 local clock(clkt)~clk3)을 만들어내기 위한 clock driver/} charge pump 하단에 나타나 있다.
- 5에 나타나 있다. 본 구조는 한 개의 PMOS와 세 개의 N1应OS로 구성되는더〕, pull down 트랜지스터 MN0와 MN1 이 직렬로 연결되어 있고, 중간 단자 X를 Vdd에 연결하는 MN2가 추가된 것이 보통의 inverter와 다른 부분이다. 입력 A가 low 상태일 때, 출력 Y는 high 상태이고 MN2는 tum-on 되어 있다.
- 본 논문에서 제안된 charge pump 를 0.13um 의 CMOS 공정을 이용하여 설계하였으며, 이에 대한 layout photograph가 그림 6에 나타나 있다. 설계된 회로의 총 면적은 400 X 280 um?로, 기존 회로에 비해 면적 증가분은 1.
성능/효과
- 결과이다. Non-overlapping 구간이 3133ps인 입력 phil과 phi2에 대하여 출력 clk2와 clk3의 파형을 보면, 기존 회로에서는 non-overlapping 구간이 67.5ps 로 줄어든 반면, 제안된 회로에서는 non-overlapping 구간이 314.1ps로 주어진 non-overlapping 구간을 유지하는 것을 확인하였다.
- Layout 시 출력 단자 Vcf와 연결된 metale 선폭을 두껍게 하여 전류가 흐를 때 발생하는 metal 저항을 줄였다. 그리고, 펌핑 커패시터의 위, 아래로 다른 신호의 metal layer가 지나가는 것을 피해 펌핑 커패시터의 양단에 발생하는 기생 커패시턴스를 줄여 펌핑 효율을 높였다. 또한, 펌핑 커패시터와 dHver를 최대한 가깝게 배치하고 회로 상에서 대칭적으로 동작하는 부분은 layout시에도 좌우에 대칭적으로 배치하여 mismatch에 의한 영향을 최소화하였다.
- 1 V로 변화시킬 때 나타나는 전력 효율 변화를 비교한 결과이다. 그림에서 보는 바와 같이, 제안된 회로가 기존 회로에 비해 최대 21.0% 더 개선된 전력효율을 가지는 것을 확인할 수 있었다.
- 둘째, 기존 회로에서 사용하던 600 um의 크기를 갖는 산large 전달 switch를 펌핑 커패시터와 같은 비율을 적용하여, 100 um의 MP0, MP1과 500 um의 MP0A, MP1A로 분리하여 MP0와 MP1은 동작 구간에 상관없이 항상 동작하게 하고, MP0A와 APIA는 S/H 구간에서만 동작하게 한다. 이를 제어하기 위하여, 신호 HSEL을 받아 S/H 구간에서는 switch MP6와 MP7을 tum-on 시켜 MP0A와 MP1A의 gate단자 A, B를 펌핑단자 X와 Y에 연결시키고, ADC 구간에서는 switch MP4와 MP5를 tum-on 시 켜 단자 A와 B를 단자 VCp 에 연결시킨다.
- 즉, CIS의 동작 특성을 이용하여, charge pump의 구동 전류를 사용하는 동작 구간과 사용하지 않는 동작 구간으로 구분하여, charge 전달 switch와 local clock driver 및 펌핑 커패시터의 크기를 역동적으로 조절함으로써 불필요한 switching loss를 최소화하였다. 또한, schmitt trigger를 채용한 tri-state diver를 통해 reversion loss를 야기하지 않는 최적의 clock을 공급함으로써 고 효율을 달성하였다. 제안된 방식에 의해 구현된 회로는 시뮬레이션 결과 기존 회로에 비해 139mV 더 높은 출력 전압을 만들어 내었으며, 출력의 ripple도 기존 회로에 비해 78% 감소하였다.
- 제안된 방식에 의해 구현된 회로는 시뮬레이션 결과 기존 회로에 비해 139mV 더 높은 출력 전압을 만들어 내었으며, 출력의 ripple도 기존 회로에 비해 78% 감소하였다. 또한, 제안된 회로의 전력 소모는 기존 구조에 비해 최대 49.1% 줄어들었고, 최대 구동 전류 조건에서도 전력 소모량이 19.0% 개선되는 결과를 확인하였다.
- 그리고, 펌핑 커패시터의 위, 아래로 다른 신호의 metal layer가 지나가는 것을 피해 펌핑 커패시터의 양단에 발생하는 기생 커패시턴스를 줄여 펌핑 효율을 높였다. 또한, 펌핑 커패시터와 dHver를 최대한 가깝게 배치하고 회로 상에서 대칭적으로 동작하는 부분은 layout시에도 좌우에 대칭적으로 배치하여 mismatch에 의한 영향을 최소화하였다.
- 13um 의 CMOS 공정을 이용하여 설계하였으며, 이에 대한 layout photograph가 그림 6에 나타나 있다. 설계된 회로의 총 면적은 400 X 280 um?로, 기존 회로에 비해 면적 증가분은 1.1% 정도인 것으로 나타났다. 면적 증가분이 크지 않은 이유는, 새로이 추가된 회로의 면적 비중이 크지 않고, 분리된 펌핑 커패시터와 charge 전달 switch, clock driver의 경우 크기의 총합이 기존 회로와 같기 때문인 것으로 분석된다.
- 또한, schmitt trigger를 채용한 tri-state diver를 통해 reversion loss를 야기하지 않는 최적의 clock을 공급함으로써 고 효율을 달성하였다. 제안된 방식에 의해 구현된 회로는 시뮬레이션 결과 기존 회로에 비해 139mV 더 높은 출력 전압을 만들어 내었으며, 출력의 ripple도 기존 회로에 비해 78% 감소하였다. 또한, 제안된 회로의 전력 소모는 기존 구조에 비해 최대 49.
- 결과이다. 제안된 회로가 기존 회로에 비해 최고 49.1%의 동작 전류가 줄어들었으며, 전 영역에서 우위를 나타내고 있음을 알 수 있다. 그림 10의 동작 전류로부터 식 (1)을 사용하여 계산된 charge pump의 전력효율 비교 결과가 그림 11에 나타나 있다.
- 있다. 제안된 회로의 출력 전압이 5.461V로 기존 구조의 5.322V에 비해 139mV 더 높은 전압을 나타내었으며, 출력 전압(VciO에 발생하는 ripple도 제안된 구조의 경우 약 78% 감소하였다. 그러나, 초기의 펌핑 속도는 제안된 구조가 기존의 구조에 비해 느려졌는데, 이는 제안된 구조의 경우 loading 전류가 없을 때는 최소한의 而ver와 커패시터를 사용하여 동작하는데 반해, 기존 구조는 loading 전류가 없을 때에도 모든 血ver와 커패시터를 사용하여 동작하기 때문이다.
- 즉, CIS의 동작 특성을 이용하여, charge pump의 구동 전류를 사용하는 동작 구간과 사용하지 않는 동작 구간으로 구분하여, charge 전달 switch와 local clock driver 및 펌핑 커패시터의 크기를 역동적으로 조절함으로써 불필요한 switching loss를 최소화하였다. 또한, schmitt trigger를 채용한 tri-state diver를 통해 reversion loss를 야기하지 않는 최적의 clock을 공급함으로써 고 효율을 달성하였다.
- 그림 10의 동작 전류로부터 식 (1)을 사용하여 계산된 charge pump의 전력효율 비교 결과가 그림 11에 나타나 있다. 최대 구동 전류 조건(5 mA)에서, 제안 회로의 경우 최대 55, 2%의 전력효율을 나타내며 기존 회로의 45.6%보다 21% 개선된 전력효율을 보여주고 있다. 그림 12는 최대 구동 전류 조건에서 공급 전원을 2.
후속연구
- 아날로그 픽셀 신호를 디지털 신호로 변환하기 위해서는 비교적 많은 시간이 필요하므로 ADC 구간은 전체 CIS 동작 구간의 대부분을 차지하게 되는데, 이 구간 동안에 픽셀 센서의 트랜지스터들은 아무런 동작도 하지 않는다. ADC 구간에서의 이러한 동작 특성은, 뒤에서 설명하는 바와 같이, 전압 승압을 위하여 내장된 charge pump의 전력 효율을 극대화하는데 활용될 수 있다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.