[논문]Micro Stacked Spiral Inductor를 이용한 6Gbps 1:2 Demultiplexer 설계

최정명; 범진욱

Micro Stacked Spiral Inductor를 이용한 6Gbps 1:2 Demultiplexer 설계
A 6Gbps 1:2 Demultlplexer Design Using Micro Stacked Spiral inductor in CMOS Technology 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.45 no.5 = no.371, 2008년, pp.58 - 64

초록
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CMOS $0.18{\mu}m$ 공정을 이용하여 1.8V supply voltage에서 6Gbps 이상의 처리속도를 가지는 1:2 demultiplexer(DEMUX)를 구현하였다. 높은 동작속도를 위하여 Current mode logic(CML)의 Flipflop을 사용하였으며 추가적인 동작속도 향상을 위하여 On-chip micro stacked spiral inductor($10{\times}10{\mu}m^2$)를 사용하였다. 총 12개의 인덕터를 사용하여 $1200{\mu}m^2$의 면적증가만으로 Inductive peaking의 효과를 나타낼 수 있었다. Chip의 측정은 wafer상태로 진행하였고 Micro stacked spiral inductor가 있는 1:2 demultiplexer와 그것이 없는 1:2 demultiplexer를 비교하여 측정하였다. 6Gbps에서 측정결과 Micro stacked spiral inductor를 1:2 demultiplexer가 inductor를 사용하지 않은 구조보다 Eye width가 약3%정도 증가하였고 또한 Jitter가 43%정도 감소하여 개선효과가 있음을 확인하였다. 소비전력은 76.8mW, 6Gbps에서의 Eye height는 180mV로 측정되었다.

Abstract ▼ AI-Helper

A 6Gbps 1:2 demultiplexer(DEMUX) IC using $0.18{\mu}m$ CMOS was designed and fabricated. For high speed performance current mode logic(CML) flipflop was used and inductive peaking technology was used so as to obtain higher speed than conventional Current mode logic flipflop. On-chip spiral inductor was designed to maximize the inductive peaking effect using stack structure. Total twelve inductors of $100{\mu}m^2$ area increase was used. The measurement was processed on wafer and 1:2 demultiplexer with and without micro stacked spiral inductors were compared. For 6Gbps data rate measurement, eye width was improved 7.27% and Jitter was improved 43% respectively. Power consumption was 76.8mW and eye height was 180mV at 6 Gbps

주제어

AI 본문요약
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문제 정의

본 논문에서는 1:2 demultiplexer의 주파수 특성을 개선시키기 위해서 inductive peaking technology를 사용하면서 inductor의 면적을 최소화하기 위해 stack 구조의 inductor를 사용하였다. 이를 확인하기 위하여 Micro stacked spiral inductor(2)를 설계하고 구현하였으며 이를 1:2 demultiplexer에 적용하여 기존의 Current mode logic을 사용한 1:2 demultiplexer와의 eye diagram을 비교하였다.
본 논문은 두 개의 동일한 구조의 1:2 demultiplexer 를 설계하여 최대 6Gbps에서의 동작을 목표로 하였다. 제안된 회로는 설계된 micro stacked spiral inductor를 각 current mode logic latch 의 output load 에 resistor와 직렬로 연결하였으며, 출력 eye-diagram을 통하여 기존의 회로와 비교하였다.
이러한 Current mode logic latch에서의 한계를 보완하기 위해서 본 논문에서는 그림 3과 같이 회로의 resistor load에 Micro stacked spiral inductor를 주가함으로서 면적 증가를 최소화 하면서 current mode logic 의 단점인 rising time증가를 줄여줌으로서 동작 속도의 향상을 가져왔다. 이렇게 사용된 inductor는 resistor branch로 흐르는 전류에 delay를 줌으로서 latch다음

제안 방법

18pm 공정을 이용하였고 그림 8과 같은 pattern으로 layout을 하였으며 inductor의 측정을 위한 환경을 그림 9과 같이 구성하였다. S-parameter-el 측정을 위하여 Ansitsu사의 MS4624D Vector Network(10MHz~9GHz)을 사용하였으며 Calibratione Cascade사의 impedance standard substrate를 이용하여 하였다.
또한 pad와 inductoi를 연결시켜주는 금속선 또한 약간의 inductance와 resistance 를 가지므로 pad와 금속선에 대한 parameter값을 inductor의 modeling0!]^ 제거해주는 de-embedding0] 필요하다. dvembeddinge 그림 10와 같이 pad 부분과 금속선 부분을 직접 modeling하여 inductor의 modeling 시에 추가하는 방법을 사용하였다. pad 부분은 그림 8 에서의 open pattem을 측정한 S-parameter를 이용하여 modeling하였으며 금속선 부분은 short pattern을 이용하여 modeling하였다.
dvembeddinge 그림 10와 같이 pad 부분과 금속선 부분을 직접 modeling하여 inductor의 modeling 시에 추가하는 방법을 사용하였다. pad 부분은 그림 8 에서의 open pattem을 측정한 S-parameter를 이용하여 modeling하였으며 금속선 부분은 short pattern을 이용하여 modeling하였다.
Voltage-controled oscillator(VCO) 에 사용되는 inductor 는 Q값이 VCO의 성능에 영향을 미치게 되지만 current mode logic latch의 load로 사용되는 inductor의 경우에는 늘어난 resistance만큼 사용되는 resistor load 에서 빼주면 되므로 이러한 series resistance의 증가가 latch의 성능에 영향을 주지 않는다. 또한 사용되는metal이 많아짐에 따라 simulation과의 오차가 커지는데 이는 공정 parameter 의 변화율과 2.5D EM simulator에서 3D구조를 simulation 하면서 생기는 오차로 생각되어지며 1:2 demultiplexer의 설계는 동일 공정에서의 측정된 inductor의 parameter값을 기초로 설계를 하였다.
앞서 측정된 inductor의 parameta■값을 이용한 丸 -model을 적용하여 Cadence사의 spectre tool에서 1:2 demultiplexer를 설계 및 제작을 진행하였으며 CMOS 018um 공정을 사용하였다.
앞선 나선형 구조를 이용하여도 transistor에 비하면 큰 면적을 차지하기 때문에 작은 면적에서도 큰 inductance를 얻고자 그림 6와 같이 CMOS공정에서 지원되는 다층 금속선을 이용하여 설계하였다.
이러한 modelinge 측정된 S-parameter> 각각의parameter들로 구성된『model을 통한 S-parameter와 10MHz~9GHz의 범위에서 비교하는 방법으로 진행하였으며 ADS simulator의 Optimizer 如iction을 사용하여『model의 parameter값의 범위를 점차적으로 줄여감으로서 식 (4)와 같이 error의 값이 0.01에 수렴하여 더 이상 변하지 않는『model의 parameter 값을 각각 구하였다.
5D EM s* imulator 사용한 simulatiori을 통하여 2GHz 대역에서 modeling된 micro stacked spiral inductor의 Ls 및 Rs의 값은 표 2와 같다. 이러한 simulation값을 기초로 하여 실제 구현된 inductor의 측정을 진행하였다.
inductor를 사용하였다. 이를 확인하기 위하여 Micro stacked spiral inductor(2)를 설계하고 구현하였으며 이를 1:2 demultiplexer에 적용하여 기존의 Current mode logic을 사용한 1:2 demultiplexer와의 eye diagram을 비교하였다.
하였다. 제안된 회로는 설계된 micro stacked spiral inductor를 각 current mode logic latch 의 output load 에 resistor와 직렬로 연결하였으며, 출력 eye-diagram을 통하여 기존의 회로와 비교하였다. 제안된 회로는 작으면서도 비교적 큰 inductance를 얻을 수 있도록 설계된 inductor를 사용하여 기존의 회로에 비해 eye-width의 증가 및 jitter■의 감소로 인해 성능의 향상을 가져오면서 기존 회로에 비해 추가적인 전력소모 없이 layout 면적만 약 3% 정도 증가하였다.
측정은 그림 11과 같은 환경에서 진행하였으며 test circuite 그림 12와 같이 wafei상태에서 probe를 사용하여 측정하였다, 1:2 demultiplexer의 data inpute Anritsu사의 digital data analyer를 사용하여 pseudorandom binary sequence(PRBS) 223-l 신호를 differential로 인가하였으며 clock도 동일한 장비를 사용하여 data와 동기 된 differential 신호를 인가하였다. 출력 data는 Agilent사의 oscilloscope# 사용하여 eye-diagram을 통하여 확인하였다.

성능/효과

단의 capacitor를 더 많은 전류가 충전하게 함으로서 rising time을 줄이는 역할을 한다⑸ 이를 주파수 축으로 바라보면 그림 4와 같이 최적화된 inductance를 선택함으로서 i* nductor 사용하지 않은 경우보다 f女旧가약 1.7배 정도 증가함을 확인할 수 있다.⑹
27%증가하였으며 jitter는 약 43%정도 감소하여 기존의 demultiplexer에 비하여 제안된 demultiplexere 성능향상을 확인할 수 있다. 이때 측정된 전력 값은 기존의회로 와 제안된 회로 모두 76.8mW 정도로 변화가 없음을 확인할 수 있었다.
이러한 성능의 향상은 표 4에 정량적으로 분석하였다. 입력 data rate이 6Gbps 일때의 eye—width가 으¥ 7.27%증가하였으며 jitter는 약 43%정도 감소하여 기존의 demultiplexer에 비하여 제안된 demultiplexere 성능향상을 확인할 수 있다. 이때 측정된 전력 값은 기존의회로 와 제안된 회로 모두 76.
제안된 회로는 설계된 micro stacked spiral inductor를 각 current mode logic latch 의 output load 에 resistor와 직렬로 연결하였으며, 출력 eye-diagram을 통하여 기존의 회로와 비교하였다. 제안된 회로는 작으면서도 비교적 큰 inductance를 얻을 수 있도록 설계된 inductor를 사용하여 기존의 회로에 비해 eye-width의 증가 및 jitter■의 감소로 인해 성능의 향상을 가져오면서 기존 회로에 비해 추가적인 전력소모 없이 layout 면적만 약 3% 정도 증가하였다..
제안된 회로에서는 inductor# 사용함으로서 기존의 current mode logic latch에 비하여 rising time이 감소를 목표로 하였으며 이는 출력파형의 eye-diagram에서 eye width의 증가 및 jitter의 감소로 확인할 수 있다. 이러한 성능의 향상은 표 4에 정량적으로 분석하였다.
결과를 얻을 수 있었다. 측정결과 spiral inductor 의 크기를 10(而件으로 줄이면서 series resistance가 매우 크게 증가함을 확인할 수 있었으며 이러한 resistance의 증가는 Q값을 감소시키게 된다. Voltage-controled oscillator(VCO) 에 사용되는 inductor 는 Q값이 VCO의 성능에 영향을 미치게 되지만 current mode logic latch의 load로 사용되는 inductor의 경우에는 늘어난 resistance만큼 사용되는 resistor load 에서 빼주면 되므로 이러한 series resistance의 증가가 latch의 성능에 영향을 주지 않는다.

후속연구

HI장에서는 inductor의 측정 및 modeling과 측정된 inductor를 사용한 demultiplexer 의 측정에 대해 언급할 것이다. 결론에서는 차후 연구 과정을 제시할 예정이다.

참고문헌 (8)

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Alireza Zolfaghari, Andrew Chan, and Behzad Razavi, 'Stacked Inductors and Transformers in CMOS Technology,' IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 4, pp. 620-628, APRIL 2001

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D. Kehrer, and H.D. Wohlmuth and H. Knappand M. Wurzer and A.L. Scholtz, '40Gb/s 2:1multiplexer and 1:2 demultiplexer in 120nmCMOS' ISSCC, Digest of Technical Papers, pp. 344-345, 2003
Behzad Razavi, Design of integrated circuits for optical communications, Mcgraw-hill, pp. 344-346, 2003
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E. Sackinger and W. C. Fischer, 'A 3-GHz 32-dB CMOS Limiting Amplifier for SONET OC-48 Receivers,' IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 12, pp 1884-1888, Dec. 2000

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John R. Long and Miles A. Copeland, 'The Modeling, Characterization, and Design of Monolithic Inductors for Silicon RF IC''s', IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 3, pp 357-369, MARCH 1997

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Reinhold Ludwig, Pavel Bretchko, RF Circuit Design, Prentice Hall, pp. 144-146, 2000

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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