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문제 정의
- 따라서 OpenRISC 프로세서와 주변 IP 모듈의 다양한 수준의 검증과 분석을 통해 신뢰성을 향상 시키고 누구나 쉽게 플랫폼을 사용하여 응용 할 수 있도록 하기위해 컴포넌트 수준, 아키텍처 수준, 시스템 수준 검증과 HW/SW 통합 시뮬레이션 등 다양한 검증과정이 SoC 플랫폼 설계에서 필요하다. 본 논문에서는 4가지 단계를 거쳐 구현된 SoC 플랫폼과 IP를 검증 하였다.
- 따라서 플랫폼은 설계자가 설계에 필요한 노력과 시간을 최소로 줄이면서 차별화된 제품을 개발할 수 있는 다양한 기능을 제공한다. 본 논문에서는 OpenCores 그룹에서 공개한 IP를 활용하여 교육 및 어플리케이션 개발에 활용 가능한 SoC 플랫폼을 제안한다. 플랫폼은 32비트 RISC 프로세서, WISHBONE 버스, 온 칩 메모리, 주변장치, 그리고 소프트웨어를 위한 개발 환경으로 구성된다.
- 본 논문에서는 OpenRISC 프로세서와 WISHBONE 버스 기반 합성 가능한 SoC 플랫폼이 제안되었다. SoC 플랫폼은 다양한 주변장치를 포함하여 기본적인 프로세서를 이용한 소프트웨어 프로그램 실행은 물론 주변 장치를 이용한 어플리케이션 응용도 가능하다.
제안 방법
- 또한 하드웨어뿐만 아니라, 응용 프로그램의 테스트도 가능하다. OpenCores 그룹에서 개발된 ISS를 Linux 기반 개발환경에 포팅한 후 필요로 하는 하드웨어 블록을 구성하고 ISS 환경을 구성하여 GDB 디버거를 통해 실행 및 디버깅을 수행한다. 또한 ISS와 GNU GDB를 이용하여 SoC의 가상 HW에서 실제 SW를 미리 검증할 수 있다.
- 그림 4는 프로세서 블록을 검증하는 과정을 보여준다. OpenRISC 소프트웨어 개발환경을 이용하여 컴파일 된 바이너리 이미지를 16진 형식으로 바꾼 후 Verilog로 모델링된 FLASH, SRAM 시뮬레이션 모델에 명령어를 초기화하여 시뮬레이션을 실행 하였다.
- SoC 플랫폼의 시스템 수준 검증을 위해서 플랫폼을 구성하는 하드웨어 IP를 SoC 플랫폼에 통합하여 FPGA에 구현한다. 플랫폼의 칩 수준 동작을 테스트 하기 위해 테스트 프로그램과 어플리케이션 프로그램이 사용된다.
- 검증된 주변장치 IP들을 OpenRISC 프로세서가 포함된 SoC에 통합하여 FPGA 개발 보드를 이용해 최종 테스트를 하였다. Xilinx ISE 툴을 이용하여 SoC의 로직 합성을 수행하며 FPGA 컨피규레이션을 위해 실제 JTAG 연결핀을 이용해 FPGA에 프로그램 하였다. 플랫폼 내부의 VGA IP를 이용하여 640X480의 테스트 이미지를 출력하고 프로세서 및 하드웨어 블록의 연결 및 기능을 테스트하기 위한 어셈블리 테스트 프로그램과 SoC 하드웨어/소프트웨어 검증을 위한 어플리케이션 프로그램이 OpenRISC GNU 툴 체인을 통해 크로스컴파일 되어 바이너리 이미지로 생성된다.
- 개발된 SoC 플랫폼 개발 환경을 바탕으로 멀티미디어 SoC를 Magnachip 0, 18 um cell 라이브러리를 이용하여 ASIC으로 설계하였다. 멀티미디어 기능을 포함한 RTL 형태의 SoC를 MagnacHp 0.
- 플랫폼의 칩 수준 동작을 테스트 하기 위해 테스트 프로그램과 어플리케이션 프로그램이 사용된다. 검증된 주변장치 IP들을 OpenRISC 프로세서가 포함된 SoC에 통합하여 FPGA 개발 보드를 이용해 최종 테스트를 하였다. Xilinx ISE 툴을 이용하여 SoC의 로직 합성을 수행하며 FPGA 컨피규레이션을 위해 실제 JTAG 연결핀을 이용해 FPGA에 프로그램 하였다.
- SoC 플랫폼은 다양한 주변장치를 포함하여 기본적인 프로세서를 이용한 소프트웨어 프로그램 실행은 물론 주변 장치를 이용한 어플리케이션 응용도 가능하다. 구현된 플랫폼은 블록 수준 기능검증, 하드웨어 통합 검증, 구조적/명령어 수준 기능 검증, FPGA 프로토타입을 통한 시스템 HW/SW 통합검증, 총 4단계의 검증과정을 거쳐 동작 및 타이밍을 테스트 하였으며, Xilinx XC4VLX80 FPGA를 이용한 프로토타입을 거쳐 최종적으로 Magnachip 0.18 CMOS cell 라이브러리를 이용하여 ASIC 칩으로 설계되었다. FPGA 프로토타입 결과 최대 동작 클록 주파수는 약 32 MMz이며, ASIC 칩 제작을 통해 최대 91 MHz의 동작 클록 주파수에서 정상적으로 동작함을 확인 하였다.
- 블록 수준 검증은 하드웨어의 주요 기능을 테스트하고 각 모듈 사이의 인터페이스 및 신호관계를 검증하게 된다. 또한 블록 내의 특정 이벤트의 발생에 따라 내부 상황을 모니터링 할 수 있도록 Verilog 코드 안에 모니터링 코드를 삽입하여 디버깅 가능하도록 하였으며, 상용 로직 시뮬레이터를 통해 시뮬레이션한 결과를 비교하여 기능을 검증하였다. 그림 4는 프로세서 블록을 검증하는 과정을 보여준다.
- 합성 시 worst/best 두 가지 동작 환경을 고려하여 동작조건과 와이어로드 모델을 적용 하였으며 두 가지 경우 모두 주어진 제약조건을 만족하였다. 로직 합성 후 생성된 Verilog netlist 파일과 추출된 지연 정보인 SDF 파일을 가지고 SoC 검증 초기 단계의 기능 검증 시 사용했던 테스트 벤치를 이용하여 프리-레이아웃 시뮬레이션 검증을 수행하여 타이밍과 기능을 검증하였다.
- ASIC으로 설계하였다. 멀티미디어 기능을 포함한 RTL 형태의 SoC를 MagnacHp 0.18 um cell 라이브러리를 사용하여 Synopsys 사의 Design Compiler를 통해 로직 합성하였다. 합성 시 worst/best 두 가지 동작 환경을 고려하여 동작조건과 와이어로드 모델을 적용 하였으며 두 가지 경우 모두 주어진 제약조건을 만족하였다.
- 시뮬레이션 검증 후 netlist 파일은 Synopsys Astro P&R 툴을 사용하여 배치 및 배선되며, P&R에 사용된 매크로 블록은 대부분 온 칩 메모리만을 사용하였으며플루플랜 (Floorplan) 과정에서 메모리의 위치를 특정 메탈 레이어와 측면에 위치시켜 P&R을 수행하였다. P&R에 사용된 타이밍 스펙은 로직 합성 시 사용 하였던 것의 약 7 %의 마진을 제거하여 적용 하였으며 최종 배선 후 설계 타이밍과 설계 규칙이 주어진 스펙에 만족하는 결과를 얻었다.
- 과정을 시뮬레이션 한 결과이다. 시뮬레이션을 위해 UART의 송수신 FIFO를 리셋하고, 수신 FIFO의 트리거 레벨을 14Byte 로 설정하였다. UART 에서 WISHBONE 마스터로 데이터 송수신에 대한 모든 인터럽트를 신호를 허용하고 송신 조건을 데이터 8비트, 정지비트 1비트, 홀수 패리티를 사용하도록 설정한 후 레지스터에 8비트 병렬 데이터를 입력하여 하위 비트부터 직렬로 STX_O 포트를 통해 외부 장치로 출력된다.
- 시뮬레이션을 통해 프로세서는 온 칩 SRAM으로부터 프로그램 실행을 위한 명령어를 인출 하여 내부의 정의된 하드웨어에 의해 연산을 수행하고 플랫폼 안의 IP들의 레지스터나 메모리를 접근하여 데이터 읽기/쓰기 기능을 수행한다. 이러한 과정을 통해 프로세서와 WISHBONE 온 칩 버스, 주변 모듈의 동작과 컴포넌트 사이의 인터페이스를 검증 할 수 있다.
- 플랫폼 내부의 VGA IP를 이용하여 640X480의 테스트 이미지를 출력하고 프로세서 및 하드웨어 블록의 연결 및 기능을 테스트하기 위한 어셈블리 테스트 프로그램과 SoC 하드웨어/소프트웨어 검증을 위한 어플리케이션 프로그램이 OpenRISC GNU 툴 체인을 통해 크로스컴파일 되어 바이너리 이미지로 생성된다. 이 실행 코드를 호스트 환경의 GDB/DDD 디버거를 통해 구현된 SoC의 온 칩 RAM에 로딩하고 전체 SoC의 동작을 확인한다. 그림 12는 FPGA에 구현된 SoC 플랫폼의 UART 기능을 테스트하기 위한 시리얼 프로그램이고, 두 개의 uartputc와 uart_getc 함수를 통해 프로세서로부터 UART 제어기를 통해 외부 환경과 직렬 데이터송/수신을 처리하는 과정을 테스트한다.
- 제안된 SoC 플랫폼은 32비트 RISC 프로세서 코어와 시스템 구성을 위해 필요한 기능 블록을 제공하기 위해 다양한 주변 장치들로 구성되며, IP들을 연결하고 공유 버스의 접근을 제어하며 높은 버스 전송 폭을 지원하기 위해 다중 버스 마스터/슬레이브 구조의 WISHBONE 온 칩 버스 구조가 선택되었다. 플랫폼을 구성하는 IP 블록은 UART, 디버그 인터페이스, 범용 입출력 장치, DMA 모듈을 포함한 VGA/JCD 제어기, 온칩 RAM, WISHBONE 인터커넥터이고, 플랫폼의 기본 통신 채널인 WISHBONE 온 칩 버스는 소스 클록에 동기화 되어 데이터, 주소 그리고 제어 신호를 전달하는 동기 버스로, 버스 내부의 버스 중재기가 매 순간 공유 버스의 사용권을 부여하기 위해 각 마스터와 슬레이브로 부터 신호를 전달받아 정해진 우선순위에 의해 버스 사용을 제어한다.
- P&R에 사용된 타이밍 스펙은 로직 합성 시 사용 하였던 것의 약 7 %의 마진을 제거하여 적용 하였으며 최종 배선 후 설계 타이밍과 설계 규칙이 주어진 스펙에 만족하는 결과를 얻었다. 최종 P&R 된 셀로부터 SPF(Standard Parasitic Format)을 주줄하고 새로운 SDF 파일과 포스트 netlsit를 가지고 시뮬레이션 하였다. 프리 레이아웃 시뮬레이션과 동일한 수준의 테스트 입력을 통해 시뮬레이션 한 결과 동일한 출력을 확인하였다.
- 플랫폼은 32비트 RISC 프로세서, WISHBONE 버스, 온 칩 메모리, 주변장치, 그리고 소프트웨어를 위한 개발 환경으로 구성된다. 플랫폼 개발을 위해 프로세서를 비롯한 각 IP에 대한 분석과 검증, IP의 SoC 플랫폼 통합, 소프트웨어 개발환경 구축, 전체 시스템 통합, 최종적으로 개발된 플랫폼을 이용한 멀티미디어 SoC 칩 제작을 수행하였다. 개발 과정을 통해 충분히 검증된 플랫폼의 활용 가치와 재사용성을 확인하고 어플리케이션 시스템 개발을 위한필요한 성능을 얻을 수 있었다.
- 18 um cell 라이브러리를 사용하여 Synopsys 사의 Design Compiler를 통해 로직 합성하였다. 합성 시 worst/best 두 가지 동작 환경을 고려하여 동작조건과 와이어로드 모델을 적용 하였으며 두 가지 경우 모두 주어진 제약조건을 만족하였다. 로직 합성 후 생성된 Verilog netlist 파일과 추출된 지연 정보인 SDF 파일을 가지고 SoC 검증 초기 단계의 기능 검증 시 사용했던 테스트 벤치를 이용하여 프리-레이아웃 시뮬레이션 검증을 수행하여 타이밍과 기능을 검증하였다.
대상 데이터
- FPGA를 이용해 SoC 플랫폼을 구현하기위해 Xilinx Virtex-4 Family XC4VLX80 디바이스를 사용하였다. FPGA를 통해 새로운 IP를 설계하여 통합 할 수 있고 빠르게 검증 할 수 있는 장점을 가지고 있으며 플랫폼을 이용한 어플리케이션 소프트웨어를 개발하기 위한 환경을 함께 구현하여 하드웨어/소프트웨어 동시 개발이 가능하다.
데이터처리
- 있다. 시뮬레이션을 통해 OpenRISC 프로세서의 WISHBONE 인터페이스의 동작과 기능을 검증 하였다.
성능/효과
- 18 CMOS cell 라이브러리를 이용하여 ASIC 칩으로 설계되었다. FPGA 프로토타입 결과 최대 동작 클록 주파수는 약 32 MMz이며, ASIC 칩 제작을 통해 최대 91 MHz의 동작 클록 주파수에서 정상적으로 동작함을 확인 하였다.
- 수행하였다. P&R에 사용된 타이밍 스펙은 로직 합성 시 사용 하였던 것의 약 7 %의 마진을 제거하여 적용 하였으며 최종 배선 후 설계 타이밍과 설계 규칙이 주어진 스펙에 만족하는 결과를 얻었다. 최종 P&R 된 셀로부터 SPF(Standard Parasitic Format)을 주줄하고 새로운 SDF 파일과 포스트 netlsit를 가지고 시뮬레이션 하였다.
- 플랫폼 개발을 위해 프로세서를 비롯한 각 IP에 대한 분석과 검증, IP의 SoC 플랫폼 통합, 소프트웨어 개발환경 구축, 전체 시스템 통합, 최종적으로 개발된 플랫폼을 이용한 멀티미디어 SoC 칩 제작을 수행하였다. 개발 과정을 통해 충분히 검증된 플랫폼의 활용 가치와 재사용성을 확인하고 어플리케이션 시스템 개발을 위한필요한 성능을 얻을 수 있었다.
- 버스 내부 중재기는 매 클록 마다 8개의 마스터로부터 버스 접근 요청 신호를 확인하고 라운드 로빈 방식으로 하나의 마스터에게만 32비트주소, 데이터 버스와 각 제어 버스를 사용할 수 있게 한다. 버스 사용이 허락된 마스터의 데이터 전송이 완료된 후 다음으로 우선권을 가진 버스 마스터에게 버스사용권이 넘어감을 확인할 수 있다. 시뮬레이션을 통해 특정 사이클 동안 하나의 마스터가 버스 중재기로부터 버스 사용 권한을 부여받고 해당 마스터 신호가 공통 버스에 올라오고 주소 디코더에 의해 선택된 슬레이브로 전달되어 마스터와 슬레이브 사이에 데이터 전송이 수행됨을 확인하였다.
- 설계자는 프로세서의 구조적, 명령어 수준의 기능과 동작을 확인할 수 있으며 다양한 주변장치 IP 모델을 연결하여 프로세서뿐만 아니라 주변 IP가 포함된 SoC를 테스트 할 수 있다. 또한 하드웨어뿐만 아니라, 응용 프로그램의 테스트도 가능하다.
- 시뮬레이션 결과로부터 프로세서내의 캐시 메모리 가사용 안 될 경우, 3클록 사이클마다 명령어를 플래시메모리 모델에서 인출하여 각 명령어의 오퍼레이션을 수행하고 로드, 스토어 명령어 실행 시 데이터 메모리로 접근하여 데이터 읽기/쓰기를 수행함을 볼 수 있다. 시뮬레이션을 통해 OpenRISC 프로세서의 WISHBONE 인터페이스의 동작과 기능을 검증 하였다.
- 시간을 줄일 수 있다. 시뮬레이션 결과에서 보듯이 캐시를 사용할 경우 플래시 메모리에서 명령어를 인출 할 때보다 캐시 데이터 히트가 발생할 경우 1/3 의 빠른 명령어 인출 속도를 얻는다. 따라서 매 클록 마다 명령어가 인출되어 파이프라인 레지스터를 통해 각 단계를 거쳐 매 클록마다 하나의 명령어를 실행하는 결과를 볼 수 있다.
- 버스 사용이 허락된 마스터의 데이터 전송이 완료된 후 다음으로 우선권을 가진 버스 마스터에게 버스사용권이 넘어감을 확인할 수 있다. 시뮬레이션을 통해 특정 사이클 동안 하나의 마스터가 버스 중재기로부터 버스 사용 권한을 부여받고 해당 마스터 신호가 공통 버스에 올라오고 주소 디코더에 의해 선택된 슬레이브로 전달되어 마스터와 슬레이브 사이에 데이터 전송이 수행됨을 확인하였다.
- FPGA를 통해 새로운 IP를 설계하여 통합 할 수 있고 빠르게 검증 할 수 있는 장점을 가지고 있으며 플랫폼을 이용한 어플리케이션 소프트웨어를 개발하기 위한 환경을 함께 구현하여 하드웨어/소프트웨어 동시 개발이 가능하다. 플랫폼 FPGA 구현 결과 약 40 %의 로직을 사용하였고, 최대 동작 클록 주파수는 약 32 MHz의 결과를 보였다. 그림 13은 SoC 플랫폼 개발 환경을 보여주며 표 1은 Xilinx XC4VLX80 FPGA를 이용한 플랫폼 구현 결과를 나타낸다.
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