본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.
본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.
In this paper, A pipeline structured-degree computationless modified Euclidean (PS-DCME) algorithm is proposed, which can be used for a RS(23,17) decoder for MB-OFDM system. PS-DCME algorithm requires a state machine instead of the degree computation and comparison circuits, so that the hardware com...
In this paper, A pipeline structured-degree computationless modified Euclidean (PS-DCME) algorithm is proposed, which can be used for a RS(23,17) decoder for MB-OFDM system. PS-DCME algorithm requires a state machine instead of the degree computation and comparison circuits, so that the hardware complexity of the decoder can be reduced and high-speed decoder can be implemented. We have implemented a RS(23,17) decoder with PS-DCME using Verilog HDL and synthesized with Samsung 65nm library. From synthesis results, it can operate at clock frequency of 250MHz, and gate count is 19,827.
In this paper, A pipeline structured-degree computationless modified Euclidean (PS-DCME) algorithm is proposed, which can be used for a RS(23,17) decoder for MB-OFDM system. PS-DCME algorithm requires a state machine instead of the degree computation and comparison circuits, so that the hardware complexity of the decoder can be reduced and high-speed decoder can be implemented. We have implemented a RS(23,17) decoder with PS-DCME using Verilog HDL and synthesized with Samsung 65nm library. From synthesis results, it can operate at clock frequency of 250MHz, and gate count is 19,827.
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문제 정의
본 논문에서는 RS(23,17)부호의 복호기에 사용할 수 있는 PS-DCME 알고리즘을 제안하였다. PS-DCME 알고리즘의 PE 블록 구조의 출력은 항상 deg(Ri - 1 (x)) ≥ deg(Qi - 1 (x))이 성립하여, 차수 계산을 하지 않고, state machine으로 ME 알고리즘 계산을 할 수 있게 하였다.
본 논문에서는 RS(23,17)부호의 복호기에 사용할 수 있는 차수 계산 및 비교가 필요 없는 PS-DCME알고리즘을 제안한다. 먼저, [4-6]의 PE의 구조를 수정하여 마지막 단계 PE의 출력 Qi(x)에서 오류값 다항식이 출력되고, 출력 Ui(x)에는 항상 오류위치 다항식을 출력하도록 하여 최종 출력단에서 차수 비교를 하지 않는 구조를 제안한다.
제안 방법
PS-DCME 알고리즘을 사용하는 RS(23,17) 복호기를 Verilog HDL을 사용하여 설계하였다. 일반적인 RS 복호기에서는 그림 2에서와 같이, 복호기 전체 지연에 해당하는 크기 만큼의 FIFO를 가지고 있어야 한다.
일반적인 RS 복호기에서는 그림 2에서와 같이, 복호기 전체 지연에 해당하는 크기 만큼의 FIFO를 가지고 있어야 한다. 그러나, UWB 시스템에서는 PLCP header에서만 RS 부호를 사용하고 다른 곳에서는 사용되지 않기 때문에, 정보 심볼의 길이인 17Byte 크기의 FIFO를 사용 하였고, register로 구현하였다.
기존의 많은 연구 결과가 RS(255,239) 부호에 대하여 결과를 제시하고 있기 때문에, PS-DCME 알고리즘의 성능 비교를 위해 그림 6과 같이 구현되는 KES 블록을 확장하여, 16개의 PE 블록을 갖는 KES 블록을 설계하였다. 표 4는 구현 결과를 정리한 것이다.
또한, 본 논문에서 제안한 그림 3의 PE 블록 구조에서는 입력에서 항상deg(Ri -1 (x)) ≥ deg(Qi -1 (x))가 성립하기 때문에, 입력 다항식에 대하여 차수를 비교하는 대신에, |deg(Ri(x)) -deg(Qi(x))|를 관찰함으로써 PE 블록의 제어를 할 수 있다.
본 논문에서는 RS(23,17)부호의 복호기에 사용할 수 있는 차수 계산 및 비교가 필요 없는 PS-DCME알고리즘을 제안한다. 먼저, [4-6]의 PE의 구조를 수정하여 마지막 단계 PE의 출력 Qi(x)에서 오류값 다항식이 출력되고, 출력 Ui(x)에는 항상 오류위치 다항식을 출력하도록 하여 최종 출력단에서 차수 비교를 하지 않는 구조를 제안한다. 이러한 구조를 사용하게 되면, PE 출력의 Ri(x)는 항상 Qi(x)보다 차수가 같거나 크게 된다.
본 논문에서는 각 PE의 출력에서 항상deg(Ri(x)) ≥ deg(Qi(x))을 만족하도록 하기 위해, Ri -1 (x), Qi -1 (x), Li -1 (x), Ui -1 (x)로 부터, 식(8)~(11)의 다항식 연산을 한 이후에, deg(Ri(x)) 와 deg(Qi(x))를 비교하여 출력 다항식을 스위치할지 여부를 결정한다.
이론/모형
표 4는 구현 결과를 정리한 것이다. pDCME와 DCME 알고리즘의 구현 결과는 참고문헌 [10]을, E-DCME 알고리즘의 구현 결과는 참고문헌 [9]를 참조하였다. 표 4에서는 참고문헌 [9]에서 제시되지 않은 값은 빈칸으로 두었다.
성능/효과
5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있다. 이 결과와[6]에서 제시한 결과를 비교하여 표 2에 나타내었으며, PS-DCME 알고리즘을 이용하여 복호기를 설계할 때, 동작 속도 및 하드웨어 복잡도를 개선할 수 있음을 알 수 있다. 표 3은 KES 블록의 하드웨어 복잡도를 비교한 결과이다.
또한, 모든 셀에 입력되는 leading coefficient ai , bi가 feedback되므로 상대적으로 고속 구현이 어려워서 동작 속도가 다소 느리게 된다. 제안된 PS-DCME 알고리즘은 pDCME 알고리즘에 비해 하드웨어 복잡도는 개선된 반면, 동작속도는 다소 줄어들게 된다. 복호 지연(Latency)은 E-DCME는 2t-1을 갖는 반면 파이프라인 구조를 갖는 PS-DCME 는 4t, pDCME는 10t를 갖는다.
그러나, DCME 알고리즘의 구현 결과와 유사할 것이다. 표 4에서알 수 있듯이, DCME와 E-DCME 알고리즘은 KES블록의 하드웨어 복잡도가 작은 반면, 제어 하는 회로의 복잡도가 크다. 또한, 모든 셀에 입력되는 leading coefficient ai , bi가 feedback되므로 상대적으로 고속 구현이 어려워서 동작 속도가 다소 느리게 된다.
질의응답
핵심어
질문
논문에서 추출한 답변
최근에 UWB는 어떤 기술로 주목받고 있는가?
미국 연방 통신 위원회(FCC)는 UWB(Ultra Wide-Band)를 ‘중심주파수의 20% 이상의 점유 대역폭을 가지거나 500MHz 이상의 점유대역폭을 차지하는 무선전송기술’로 정의하였으며, 최근에는 광대역을 사용하여 짧은 거리에서 고속의 데이터를 전송할 수 있는 WPAN 기술로 주목을 받고 있다. 2007년 3월에 MB-OFDM 기술을 사용하는 UWB 시스템이 ISO/IEC의 국제 표준으로 채택되었다[1].
미국 연방 통신 위원회에서는 UWB를 어떻게 정의하였는가?
미국 연방 통신 위원회(FCC)는 UWB(Ultra Wide-Band)를 ‘중심주파수의 20% 이상의 점유 대역폭을 가지거나 500MHz 이상의 점유대역폭을 차지하는 무선전송기술’로 정의하였으며, 최근에는 광대역을 사용하여 짧은 거리에서 고속의 데이터를 전송할 수 있는 WPAN 기술로 주목을 받고 있다. 2007년 3월에 MB-OFDM 기술을 사용하는 UWB 시스템이 ISO/IEC의 국제 표준으로 채택되었다[1].
2007년 3월에 MB-OFDM 기술을 사용하는 Ultra Wide-Band 시스템이 무엇으로 채택되었는가?
미국 연방 통신 위원회(FCC)는 UWB(Ultra Wide-Band)를 ‘중심주파수의 20% 이상의 점유 대역폭을 가지거나 500MHz 이상의 점유대역폭을 차지하는 무선전송기술’로 정의하였으며, 최근에는 광대역을 사용하여 짧은 거리에서 고속의 데이터를 전송할 수 있는 WPAN 기술로 주목을 받고 있다. 2007년 3월에 MB-OFDM 기술을 사용하는 UWB 시스템이 ISO/IEC의 국제 표준으로 채택되었다[1]. MB-OFDM UWB의 프레임(PPDU)은 크게 PLCP preamble, PLCP header, PSDU로 구성되며, PLCP header는 그림 1과 같이 PHY header, MAC header, HCS, tail bit, RS parity로 구성되며, Reed-Solomon(RS) (23,17)부호와 convolution 부호를 사용하여 PLCP header를 보호하고 있다[1].
참고문헌 (10)
International Standard, ISO/IEC 26907:2007(E), "Information technology - Telecommunications and information exchange between systems - High Rate Ultra Wideband PHY and MAC Standard"
S. B. Wicker, Error Control Systems for Digital Communication and Storage, Englewood Cliffs, NJ, Prentice-Hall, 1995.
H. M. Shao, T. K. Truong, L. J. Deutsch, J. H. Yuen, and I. S. Reed, "A VLSI design of a pipeline Reed-Solomon decoder", IEEE Trans. Comput., vol. C-34, no. 5, pp. 393-403, May 1985.
H. Lee, "High-speed VLSI architecture for parallel Reed-Solomon decoder", IEEE Trans. Very Large Scale (VLSI) Integr. Syst., vol. 11, no. 2, pp. 288-294, Apr. 2003.
S. W. Choi, S. S. Choi, H. Lee, "RS decoder architecture for UWB," IEEE ICACT 2006, pp. 805-808, 2006.
J. H. Baek and M. H. SunWoo, "New degree computationless modified Euclid's algorithm and architecture for Reed-Solomon decoder", IEEE Trans. Very Large Integr. (VLSI) Syst., vol. 14, no. 8, pp 915-920, Aug. 2006.
D. V. Sarwate and N. R. Shanbhag, "High-speed architecture for Reed-Solomon Decoders," IEEE Trans. on VLSI Systems, vol. 9, no.55, pp. 641-655, Oct., 2001.
J. H. Baek and M. H. SunWoo, "Enhanced degree computationless modified Euclid's algorithm for Reed-Solomon decoders," Electronics Letters, vol. 43, no. 3, pp. 175-176, Feb., 2007.
S. Lee, H. Lee, J. Shin, J. Ko, "A High-Speed Pipelined Degree-Computationless Modified Euclidean Algorithm Architecture for Reed- Solomon Decoders," ISCAS, pp. 901-904, May, 2007.
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