[논문]어쿠스틱 센서 IC용 4차 단일 비트 연속 시간 시그마-델타 모듈레이터

김형중; 이민우; 노정진

어쿠스틱 센서 IC용 4차 단일 비트 연속 시간 시그마-델타 모듈레이터
A $4^{th}$-Order 1-bit Continuous-Time Sigma-Delta Modulator for Acoustic Sensor 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.46 no.3 = no.381, 2009년, pp.51 - 59

김형중 (한양대학교 전자컴퓨터공학) , 이민우 (한양대학교 전자컴퓨터공학) , 노정진 (한양대학교 전자컴퓨터공학)

초록
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본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.

Abstract ▼ AI-Helper

This paper presents the design of continuous-time sigma-delta modulator for acoustic sensor. The feedforward structure without summing block is used to reduce power consumption of sigma-delta modulator. A high-linearity active-RC filter is used to improve resolution of sigma-delta modulator. Excess loop delay problem in conventional continuous-time sigma-delta modulators is solved by our proposed architecture. A low power, high resolution fourth-order continuous-time sigma-delta modulator with 1-bit quantization was realized in a 0.13-${\mu}m$ 1-Poly 8-metal CMOS technology, with a core area of $0.58\;mm^2$. Simulation results show that the modulator achieves 91.3-dB SNR over a 25-kHz signal bandwidth with an oversampling ratio of 64, while dissipating $290{\mu}W$ from a 3.3-V supply.

주제어

AI 본문요약
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문제 정의

따라서 본 논문에서는 어쿠스틱 센서 IC에 적용 가능한 연속 시간 시그마-델타 모듈레이터의 설계 방법과 전력 소모를 줄이는 회로 설계 기법에 대해 알아보고자 한다. 본 논문이 다루고 있는 내용은 다음과 같다.
본 논문에서 설계한 연속 시간 시그마-델타 모듈레이터는 고해상도의 높은 다이내믹레인지를 요구하므로 선형성이 우수한 active-RC 적분기를 사용하여 루프 필터를 구성하였다. 또한 모듈레이터의 성능에 가장 많은 영향을 미치는 첫 번째 적분기에서 발생하는 잡음 전력을 분석하여 목표로 하는 성능을 얻을 수 있도록 설계하였다. 첫 번째 적분기 입 력단에서 발생하는 잡음 성분은 입력 저항과 궤환 DAC 저항에 의한 열잡음과 증폭기 입력 단에서 발생하는 열 잡음 및 flicker 잡음이 있다.
본 논문에서 제안하는 연속 시간 시그마-델타 모듈레이터는 어쿠스틱 센서 신호 처리를 위해 25 kHz 의 신호 대역과 15비트 이상의 다이내믹 레인지를 목표로 한다. 따라서 목표로 하는 다이내믹 레인지를 얻기 위해서 OSR (oversampling ratio) 64의 4차, 단일 비트로 모듈레이터를 설계하였다.
본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈 레이터를 제안하였다.고 해상도의 연속시간 시그마-델타 모듈 레이터를 구현하기 위해 선형성이 우수한 active-RC 구조의 적분기를 사용하였으며 전력 소모를 최소화하기 위해 피드-포워드 구조에서 surnming 단의 필요성을 제거할 수 있는 회로 기법을 제안 하였다.

제안 방법

active-RC 구조의 증폭기를 사용하여 적분기를 구현하였으며 D-flipflop 을 이용하여 한 주기 지연 시간 경로를 생성 하였다. DAC 단에서 필요한 기준 전압은 각각 VDD 와 접지를 사용하여 추가적인 기준 전압이 필요 하지 않도록 설계하였다.
것이다. active-RC 구조의 증폭기를 사용하여 적분기를 구현하였으며 D-flipflop 을 이용하여 한 주기 지연 시간 경로를 생성 하였다. DAC 단에서 필요한 기준 전압은 각각 VDD 와 접지를 사용하여 추가적인 기준 전압이 필요 하지 않도록 설계하였다.
모듈 레이터를 제안하였다.고 해상도의 연속시간 시그마-델타 모듈 레이터를 구현하기 위해 선형성이 우수한 active-RC 구조의 적분기를 사용하였으며 전력 소모를 최소화하기 위해 피드-포워드 구조에서 surnming 단의 필요성을 제거할 수 있는 회로 기법을 제안 하였다. 또한 모듈 레이터의 성능 향상을 위해 초과 루프 지연 시간에 의한 잡음 영향을 최소화할 수 있는 회로기법을 제안하였다.
2 MHz 로 인가하여 flicker 잡음을 제거하였다. 다음으로 열 잡음에 의한 성능 저하를 방지하기 위하여 첫 번째적분기 입력 저항과 궤 환 DAC 저항 그리고 첫 번째 적분기 설계에 사용된 증폭기 입력단에서 발생하는 열잡음 전력을 수식적으로 분석하여 적절한 저항 값과 증폭기의 설계 사양을 설정하였다. 먼저 입력 저항에 의해 발생하는 열잡음 전력은 수식 3과 같이 나타낼 수 있다.
5 배라면 클럭 지터에의한 잡음의 양은 크게 증가하게 된다. 따라서 NRZ-DAC 는 RZ-DAC에 비해 클럭 지터에 의한 잡음에 강한 특성을 가진다는 것을 알 수 있다띠 이러한 장점을 이용하여 본 논문에서는 NRZ-DAC 를 이용하여 궤환 DAC를 구성하였다.
대역과 15비트 이상의 다이내믹 레인지를 목표로 한다. 따라서 목표로 하는 다이내믹 레인지를 얻기 위해서 OSR (oversampling ratio) 64의 4차, 단일 비트로 모듈레이터를 설계하였다. 시그마-델타 모듈레이터는 구조에 따라 그림 1의 피드백 (feedback) 구조와 그림 2의 피드-포워드 (feed-forward) 구조로 나뉜다.
따라서 이를 방지하기 위해 그림 5의 구조와 같이 궤 환 DAC 경로를 summing 단에 추가하여 초과 루프 지연 시간에 따른 잡음을 제거 할 수 있다'® 그러나 그림 5의 구조와 같이 설계 시에는 summing 단의 요구 성능이 더욱더 높아지기 때문에 전력 소모가 증가되는 문제점이 발생한다. 따라서 본 논문에서 설계한 연속 시간 시그마-델타 모듈레이터는 그림 6의 구조와 같이 summing 단을 제거하여 전력 소모를 최소화하였다. 그림 6의 구조는 한 주기 지연 시간 경로가 4번째 적분기 앞 단으로 전달되기 때문에 궤 환 DAC 신호는 미분 된 신호 성분이 전달되어야 한다⑸ 그러나 연속된 궤 환 DAC 신호 성분을 미분한 값은 실제 회로로 구현하기 어렵다.
따라서 chopping 클럭을 충분히 고주파로 인가하게 되면 flicker 잡음은 모듈레이터 내에서 잡음 성형이 이루어져 모듈레이터의 성능 저하를 방지 할 수 있게 된다. 따라서 본 설계에서는 chopping 클럭을 모듈레이터의 샘플링 클럭과 같은 3.2 MHz 로 인가하여 flicker 잡음을 제거하였다. 다음으로 열 잡음에 의한 성능 저하를 방지하기 위하여 첫 번째적분기 입력 저항과 궤 환 DAC 저항 그리고 첫 번째 적분기 설계에 사용된 증폭기 입력단에서 발생하는 열잡음 전력을 수식적으로 분석하여 적절한 저항 값과 증폭기의 설계 사양을 설정하였다.
은 크게 고려하지 않아도 된다. 따라서 저 전력 설계가 용이한 피드-포워드 구조를 사용하여 연속시간 시그마-델타 모듈레이터를 설계하였다. 또한 추가적인 summing 회로의 필요로 인한 전력 소모의 증가를 막기 위해 그림 3에서 나타낸 것과 같이 피드-포워드 신호 성분과 피드백 신호 성분을 4 번째 적분기앞 단에 인가해 줌으로써 summing 단을 제거 하였다.
따라서 그림 10의 2단 완전 차동 증폭기를 사용하여 이러한 문제점을 최소화 시켰다. 또한 class-AB 동작의 증폭기를 사용하여 첫 번째 적분기의 전류 구동 능력을 향상 시켰다. 완전 차동 증폭기 구조는 substrate 잡음 및 전원 전압 잡음에 대한 영향이 적고 단일 출력 구조 (single-ended) 의 증폭기에 비해 줄력 스윙 폭이 2 배증가되기 때문에 보다 높은 다이내믹 레인지를 얻을 수 있다.
조절하였다. 또한 공정상에서 발생하는 저항 및 커페시터 오차에 따른 성능 저하를 최소화하기 위하여 적분기 커페시터를 병렬로 연결하고 스위치를 달아 외부 디지털 신호를 이용하여 오차에 대응 할 수 있게 설계하였다.
고 해상도의 연속시간 시그마-델타 모듈 레이터를 구현하기 위해 선형성이 우수한 active-RC 구조의 적분기를 사용하였으며 전력 소모를 최소화하기 위해 피드-포워드 구조에서 surnming 단의 필요성을 제거할 수 있는 회로 기법을 제안 하였다. 또한 모듈 레이터의 성능 향상을 위해 초과 루프 지연 시간에 의한 잡음 영향을 최소화할 수 있는 회로기법을 제안하였다. 이와 같은 기법을 사용한 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 1 poly 8 metal 의 0.
루프 전달 함수는 H(Z)의 라플라스 변환을 통하여 구하였다. 또한 최적화된 잡음 전달 함수 (NTF)를 설계하기 위해서 모듈레이터의 루프 필터 내에 local resonator를 추가하여 DC에 존재하는 zero를 22 曲의 신호 대역 근처로 이동시켰으며, 단일 비트 고차 시그마-델타 모듈레이터에서 발생할 수 있는 불안정성 문제를 방지하기 위해 NTF(s) 의 크기를 1.5 이하로 설계 하였다 皿
따라서 저 전력 설계가 용이한 피드-포워드 구조를 사용하여 연속시간 시그마-델타 모듈레이터를 설계하였다. 또한 추가적인 summing 회로의 필요로 인한 전력 소모의 증가를 막기 위해 그림 3에서 나타낸 것과 같이 피드-포워드 신호 성분과 피드백 신호 성분을 4 번째 적분기앞 단에 인가해 줌으로써 summing 단을 제거 하였다. 이를 통해 모듈레이터의 전력 소모를 최소화 하였다.
계수 값에 의해 결정된다. 본 논문에는 설계한 연속 시간 시그마-델타 모듈레이터에서는 초과 루프 지연에 의한 잡음을 제거하기 위해 그림 6의 구조와 같이한 주기 지연된 추가적인 궤 환 DAC 신호 성분을 만들어 주었다. 따라서 연속 시간 시그마-델타 모듈레이터의 루프 전달 함수를 얻기 위해서 식 2와 같이 Z"1 을이 용하여 식 1을 변환하였다.
반면 gm-C 적분기는 높은 주파수 동작에 유리하고 전력 소모에 강한 반면 선형성이 약하다는 단점이 있다. 본 논문에서 설계한 연속 시간 시그마-델타 모듈레이터는 고해상도의 높은 다이내믹레인지를 요구하므로 선형성이 우수한 active-RC 적분기를 사용하여 루프 필터를 구성하였다. 또한 모듈레이터의 성능에 가장 많은 영향을 미치는 첫 번째 적분기에서 발생하는 잡음 전력을 분석하여 목표로 하는 성능을 얻을 수 있도록 설계하였다.
첫 번째는 연속 시간 영역 (domain)에서 바로 루프 전달 함수를 구하는 방법이 있* 고' ¥ 두 번째는 이산 시간 시그마-델타 모듈레 이터 루프 전달 함수의 변환을 통해 구하는 방법 이 있다!:3, 9]. 본 논문에서는 이산 시간 시그마-델타 모듈레이터 루프 전달 함수의 변환을 통하여 연속 시간 시그마-델타 모듈레이터의 루프 전달 함수를 구하였다. 4 차 단일 비트 이산 시간 시그마-델타 모듈레이터의 루프 전달 함수는 다음과 같이 나타낼 수 있다.
수식 6을 바탕으로 모듈레이터에서 목표로 하는 15 비트 이상의 다이내믹 레인지를 얻기 위해서 友과 &處의 크기를 370 kQ 으로 설정하였고 증폭기의 트랜스 컨덕턴스를 조절하였다. 또한 공정상에서 발생하는 저항 및 커페시터 오차에 따른 성능 저하를 최소화하기 위하여 적분기 커페시터를 병렬로 연결하고 스위치를 달아 외부 디지털 신호를 이용하여 오차에 대응 할 수 있게 설계하였다.
그림 7. 제안된 델타-시그마 모듈레이터의 신호와 잡음전달 함수에 대한 주파수 응답.

이론/모형

첫 번째 적분기 입 력단에서 발생하는 잡음 성분은 입력 저항과 궤환 DAC 저항에 의한 열잡음과 증폭기 입력 단에서 발생하는 열 잡음 및 flicker 잡음이 있다. 먼저 flicker 잡음에 의한 모듈레이터 성능 저하를 막기 위해 그림 9(a)와 같이 첫 번째 적분기 에 사용되는 2단 완전 차동 (2 stage fully differential) 증폭기에 chopper stabilization 기법을 적용하였다. 이에 대한 입력 신호와 잡음 신호의 주파수 특성은 그림 9(b) 에 나타내었다.

성능/효과

of merit (FOM) 비교를 나타낸 것이다. 본 논문에서 제안된 연속 시간 시그마-델타 모듈레이터는 종합적으로 매우 우수한 FOM 을 얻은 것을 확인할 수 있다. 사용된 FOM 수식은 다음과 같다 的.
또한 모듈 레이터의 성능 향상을 위해 초과 루프 지연 시간에 의한 잡음 영향을 최소화할 수 있는 회로기법을 제안하였다. 이와 같은 기법을 사용한 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 1 poly 8 metal 의 0.13 ㎛ standard CMOS 공정으로 설계 되었으며 시뮬레이션 결과 전체 전력 소모는 290 网 SNDR 은 91.3 dB 로 측정되었다.
25 fflz 의 정현파를 인가하였으며 출력대비 -6 dB 의 크기를 가지고 있다. 칩 페키징시 발생하는 기생 R, L, C를 고려하여 시뮬레이션 한 결과 모듈레이터의 SNDR 은 91.3 dB로 확인 되었으며 소모전력은 아날로그 단이 248 网 디지털 단이 42 则 로 확인 되었다.

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용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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