[논문]CCD 영상센서를 위한 CMOS 아날로그 프론트 엔드

김대정; 남정권

CCD 영상센서를 위한 CMOS 아날로그 프론트 엔드
CMOS Analog-Front End for CCD Image Sensors 원문보기

전기전자학회논문지 = Journal of IKEEE, v.13 no.1, 2009년, pp.41 - 48

초록
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본 논문은 고성능 이미지 센서인 CCD 시스템에서 전체 시스템의 성능을 좌우하는 아날로그 프론트 엔드(analog-front end, AFE)를 영상신호처리 유닛과 함께 SoC로써 구현한 설계에 관한 것이다. 데이터의 전송속도가 빨라짐에 따라 데이터 샘플링의 불확실성을 낮추었으며, $0{\sim}36\;dB$의 높은 이득을 가지는 지수함수적인 가변 이득단의 대역폭을 구현하기 위한 구조 및 증폭기의 정밀도를 높이기 위한 기생 커패시턴스에 둔감한 커패시터 배열을 개발하였다. 또한, 블랙-레벨 상쇄를 위한 아날로그 및 디지털 영역에서의 이중 블랙 레벨 상쇄를 효과적으로 구현하였다. 제안된 구조를 $0.35-{\mu}m$ CMOS 공정으로 구현하였으며, 10-bit 해상도의 전체 CCD 카메라 시스템에 적용하여 그 동작을 검증하였다. 제안한 AFE는 3.3 V 공급전압 및 15 MHz의 데이터 전송속도에서 80 mA를 소모하였다.

Abstract ▼ AI-Helper

This paper describes an implementation of the analog front end (AFE) incorporated with the image signal processing (ISP) unit in the SoC, dominating the performance of the CCD image sensor system. New schemes are exploited in the high-frequency sampling to reduce the sampling uncertainty apparently as the frequency increases, in the structure for the wide-range variable gain amplifier (VGA) capable of $0{\sim}36\;dB$ exponential gain control to meet the needed bandwidth and accuracy by adopting a new parasitic insensitive capacitor array. Moreover, the double cancellation of the black-level noise was efficiently achieved both in the analog and the digital domain. The proposed topology fabricated in a $0.35-{\mu}m$ CMOS process was proved in a full CCD camera system of 10-bit accuracy, dissipating 80 mA at 15 MHz with a 3.3 V supply voltage.

주제어

AI 본문요약
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문제 정의

Cx가 0에서 1/3Ca까지 변하면 이득은 0에서 6 dB까지 구현된다. 본 논문에서는 Cx를 효과적으로 구현할 수 있는 방안을 제시한다. 단위 커패시턴스(unit capacitance)를 C라고할 때, Cx를 식 (3) 과 같은 개념으로 구현하였다.
식 (2)에 의해 Cx는 0에서 1/3Ca까지 1/496Ca의 간격으로 변화해야한다. 본 논문에서는 코드의 변화에 따른 이득의 단조증가성(monotonocity)을 보장하기 위하여 이득을 이상적인 이득보다 약간 작게 되도록 설정하였다. 즉, Ca=248C로 고정하고 Cx는 0에서 82.
본 논문은 10-bit 15-Msamples/s를 처리할 수 있는 AFE의 구현에 관한 것이다. 구현된 AFE는 일종의 IP의 형태로서 다음 단의 ISP와 함께 SoC의 형태로서 같은 칩에 집적되었다.
혼성모드 CMOS 공정을 이용한 CCD 이미지 센서용 아날로그 프론트 엔드(AFE)의 SoC 구현에 관하여 기술하였다. 고속 샘플링을 위한 클록킹 기법, 아날로그 영역 및 디지털 영역에 걸친 이중의 블랙레벨 상쇄 기법, DAC 기능과 증폭기 기능을 결합한 가변 이득 multiplying DAC, 기생 커패시턴스의 영향을 최소화한 지수함수 발생기 등의 효과적인 회로를 제안하였다.

제안 방법

AFE의 주 클록은 ISP에서 발생되며, CDS까지의 클록경로의 스큐(skew)를 보상하기 위해 DLL을 추가하였다. 블랙레벨 클램핑 동작은 아날로그 영역과 디지털 영역에서 이중으로 수행된다.
이를 위한 기법으로서 그림 5(a)와 같이 DLL을 이용한 부지연을 활용하였다. ISP로부터 표본화/유지 회로까지의 경로에는 ISP로부터 오는 1.8 V의 클록 소오스를 아날로그 영역의 3.3 V로 변환하기 위한 레벨이동기 및 클록발생기를 포함하는 지연 시간이 존재하므로 그림 5와 같은 구조로써 이를 상쇄하도록 설계하였다.
VGA 이득을 측정하기 위하여 LCM 모드에서 10 mVp-p의 펄스를 입력에 가하고 파이프라인 ADC의 출력 10 bit 데이터를 획득하여 분석하였다. VGA에서 0 dB, 6 dB, 36 dB의 이득 설정 시, ADC 출력으로서 “0010011101”, “0010111011”, “1111111111”을 얻었다
이득이 높을수록 연산증폭기의 큰 대역폭을 요구하므로 그림 6(a)와 같이 V-MDAC 및 3 단의 VGA를 포함하는 4 단의 이득 단을 구성하였다. 각 단의 이득을 효과적으로 조절하기 위하여 10 bit을 13 bit으로 코드 변환한 후 (1+8+2+2) bit으로 4 단 분산 처리하였다. 그림 6(b)는 이러한 4 단 이득단의 개념적인 이득 특성곡선을 보이고 있다.
이러한 루프는 매번의 수평주사(horizontal line)마다 한 번씩 블랙 픽셀 구간 동안에 형성된다. 각각의 수평주사선의 블랙 픽셀 구간 동안 에 ADC의 출력은 블랙레벨 데이터를 포함하고 있으며, 이를 ISP에서 저장하고 있는 블랙 레벨 기준 값과 비교하여 수정한다. 정상 픽셀 구간 동안에 디지털 필터를 거쳐 8 bit의 데이터로 출력된다.
혼성모드 CMOS 공정을 이용한 CCD 이미지 센서용 아날로그 프론트 엔드(AFE)의 SoC 구현에 관하여 기술하였다. 고속 샘플링을 위한 클록킹 기법, 아날로그 영역 및 디지털 영역에 걸친 이중의 블랙레벨 상쇄 기법, DAC 기능과 증폭기 기능을 결합한 가변 이득 multiplying DAC, 기생 커패시턴스의 영향을 최소화한 지수함수 발생기 등의 효과적인 회로를 제안하였다.
디지털 부분인 영상신호처리 부분(ISP)은 1.8 V 0.18-μm 소자로써 구현되고, 아날로그 부분인 AFE는 3.3 V 0.35-μm 소자를 사용하여 칩을 제작하였으며, CCD 센서 시스템에 탑재하여 15 MHz의 10 bit 해상도에 해당하는 영상을 얻을 수 있었다.
이 회로에서 연산증폭기는 완전 차동형 폴디드 캐스코드(folded cascode)로서 출력에 공통모드 피드백 (common-mode feedback, CMFB)회로를 사용하였다. 바이어스 회로는 전류모드로 설계되어 각각의 연산증폭기에 분배됨으로써 주변 전압 잡음의 영향을 최소화 하였다.
본 논문에서 제안하는 클램퍼는 광학적 블랙 픽셀 구간동안에 입력되는 4개의 연속적인 블랙 신호를 평균하는 동작을 수행한다.
제작된 칩에서는 아날로그 동작의 선형성(linearity) 측정을 위하여 LCM(linearity check mode) 모드를 설정하였다. 이 모드에서는 입력으로서 CCD의 출력 신호를 가하거나 혹은 정현파 또는 펄스파를 외부에서 가해 VGA의 출력을 외부에서 측정할 수 있도록 하였다. 그림 13은 VGA의 이득을 36 dB로 설정하고 입력으로서 1.
이 회로에서 연산증폭기는 완전 차동형 폴디드 캐스코드(folded cascode)로서 출력에 공통모드 피드백 (common-mode feedback, CMFB)회로를 사용하였다. 바이어스 회로는 전류모드로 설계되어 각각의 연산증폭기에 분배됨으로써 주변 전압 잡음의 영향을 최소화 하였다.
구현된 AFE는 일종의 IP의 형태로서 다음 단의 ISP와 함께 SoC의 형태로서 같은 칩에 집적되었다. 제안하는 AFE는 상관이중 샘플러(correlated double sampler, CDS), 가변이득 m-DAC(variable-gain multiplying D/A converter, V-MDAC), 다단(multi-stage) 가변이득 증폭기(variable-gain amplifier, VGA) 및 파이프라인 ADC(pipeline ADC)로써 구성된다.
제안하는 CCD 영상신호 처리를 위한 구조는 특히, 고속 데이터 전송을 위한 샘플링 대책, 블랙 레벨 잡음 제거를 위한 기법 및 회로, 넓은 이득 범위를 구현하기 위한 가변이득증폭기의 구조, 지수함수적인 이득특성을 위한 기법 및 성능향상 회로를 포함하고 있다.
제작된 칩에서는 아날로그 동작의 선형성(linearity) 측정을 위하여 LCM(linearity check mode) 모드를 설정하였다. 이 모드에서는 입력으로서 CCD의 출력 신호를 가하거나 혹은 정현파 또는 펄스파를 외부에서 가해 VGA의 출력을 외부에서 측정할 수 있도록 하였다.

대상 데이터

제안하는 CCD 카메라의 인터페이스 시스템은 0.35-μm 1폴리 6메탈(single poly six-metal) n-well CMOS 공정으로써 제작되었다.

성능/효과

결과적으로, 기생 커패시턴스에 의한 수 mV의 오차 전압이 형성될 수 있다. 본 논문에서는 이러한 영향을 최소화하고자 OFF 노드에 단위 버퍼를 연결함으로써 OFF 노드 전압을 ⓐ와 거의 같도록 하여 기생 커패시터의 영향을 거의 제거할 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	CCD란?	캠코더, 디지털 카메라, 보안 카메라 등의 고성능 이미지 시스템 시장에서의 CCD 이미지 센서의 응용이 늘어나고 있다. 전하결합 소자(charge-coupled device, CCD)는 빛을 전기적인 신호로 바꾸어 주는 소자로서, 내부의 고전압 신호를 발생하기 위한 전압 구동칩뿐만 아니라 CCD의 출력 아날로그 신호를 환 경에 따라 적절하게 증폭하여 디지털로 변환해 주는 아날로그 인터페이스 시스템(analog-front end, AFE) 및 바로 뒤에서 디지털 신호를 입력받아 영상신호처 리를 담당하는 영상신호처리 시스템(image signal processor, ISP)을 필요로 한다[1]. CCD 배열(array) 로부터의 아날로그 신호는 공정, 전압, 온도(PVT) 변화 및 동작조건의 변화에 매우 민감하므로, 이를 잘 받아들여서 적절한 증폭 및 디지털 변환을 통해 디지 털 영역으로 보내주는 아날로그 프론트 엔드의 성능이 전체 시스템의 성능을 좌우할 정도로 중요하다.
	아날로그 프론트 엔드 시스템의 주요 극복 과제는 무엇인가?	CCD 배열(array) 로부터의 아날로그 신호는 공정, 전압, 온도(PVT) 변화 및 동작조건의 변화에 매우 민감하므로, 이를 잘 받아들여서 적절한 증폭 및 디지털 변환을 통해 디지 털 영역으로 보내주는 아날로그 프론트 엔드의 성능이 전체 시스템의 성능을 좌우할 정도로 중요하다. 특히, 고속 데이터 샘플링 시 발생하는 샘플링 오차, CCD에 내재하는 블랙 픽셀 레벨의 상쇄 기법, 0~36 dB의 광대역 가변이득단의 설계 등은 아날로그 프론트 엔드 시스템의 주요 극복 과제이다.
	전형적인 CCD의 이미지 출력신호의 최대 신호 범위는 얼마인가?	전형적인 CCD의 이미지 출력신호는 그림 1에 보인 것처럼 리셋(reset)과 기준레벨(reference level) 및 데이터레벨(data level)로써 구성된다. 여기서의 신호는 기준레벨과 데이터레벨의 차이 값으로서 최대 신호 범위는 1 V이다. 이를 샘플링하기 위해서는 기준레벨을 샘플링 하고나서 데이터 레벨을 샘플링 하여 그 차이를 구하는 상관이중 샘플링(CDS) 동작이 필요하다.

참고문헌 (3)

Hynecek, "Theoretical Analysis and Optimization CDS signal Processing Method for CCD Image Sensors," IEEE Trans. on Electron Devices, Vol. ED-39, no. 11, pp. 2497-2507, 1992
R. Harjani, "A low-power CMOS VGA for 50 Mb/s disk drive read channels," IEEE Trans. Circuits Syst. II, Vol. 42, pp.370-376, 1995

상세보기
Y. Fujimoto, H. Akada, H. Ogawa, K. Iizuka, and M. Miyamoto, "A switched-capacitor variable gain amplifierfor CCD image sensor interface system," Proc. 28th Eur.Solid-State Circuits Conf., pp. 94-95, Sept. 2002

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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