[논문]FFT를 위한 효율적인 Signal Reordering Unit 구현

양승원; 이종열

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As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex mult...

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

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문제 정의

본 논문에서는 Radix-2 알고리즘을 기반으로 하는 파이프라인 FFT 프로세서에 사용되는 SRU의 구조를 변경하여 메모리의 크기를 줄이는 방법을 제안한다. 2장에서는 FFT 에 간단히 알아보고 파이프라인 FFT 구조에 따르는 요구되는 구성요소의 크기에 대해 알아보고 Radix-2 알고리즘 FFT의 비트리버스에 대해 설명한다, 3장에서는 기존의 SRU에 알아보고 제안한 SRU의 구조에 대해 설명한다.

제안 방법

64, 1024포인트 FFT 프로세서에 사용되는 기존의 SRU와제안된 SRU를 Verilog 코딩하여 시뮬레이션 하여 동작을 확인 하였다. Altera사의 APEX20KE 계열의 EP20kl000EPC 672-3 디바이스를 선택하였고 Quartus툴을 사용하여 SRU 를 합성하여 구현하였다.
본 논문에서는 파이프라인 Radix-2 FFT 프로세서에 적용할 수 있는 SRU를 제안하였고 Wibro용 1024 포인트 R24SDF FFT 프로세서에 적용하였다. SRU는 FFT 프로세서에서 가장 큰 메모리를 가지고 있다.
제안한 SRU는 표 3과 같이 레지스터를. 요구함으로 제안한 SRU의 구성은 N의 크기 의 RAM 1개와 overwrite현상이 발생되는 부분이 m이라 하면 크기를 갖는 FIFO, FIFO를 제어 하기위한 조합회로로 제안된 SRU를 구성할 수 있다.
제안한 SRU의 동작은 RAM을 1개와 FIFO를 사용하여 N을 주기로 비트 리버스 된 주소 값의 순서대로 데이터를 RAM에 쓰고 올바른 순서대로 RAM에서 읽는다. 이때 overwrite현상이 발생하는 부분은 MUX에서 FIFO의 출력을 선택하여 RAM에 쓰고 입력은 FIFO에 저장한다.

대상 데이터

하였다. Altera사의 APEX20KE 계열의 EP20kl000EPC 672-3 디바이스를 선택하였고 Quartus툴을 사용하여 SRU 를 합성하여 구현하였다. RAM의 크기는 데이터 비트를 실수부, 허수부 각 12bits인 24bits의 크기를 가지는 RAM과 FIFO를 M* egaWizerd 이용하여 생성하여 사용하였다.
데이터 재 정렬을 수행할 때 입력 시퀀스와 출력 시퀀스가 다름으로 인하여 exl)과 같이 데이터를 읽기 전에 덮어쓰는 overwrite현상 발생으로 인해 기존의 SRU는 N 크기의 RAM을 2개를 사용하였다.
이와 같은 시퀀스를 반복함으로 서재 정렬 작업이 수행된다. 제안한 SRU는 표 3과 같이 레지스터를. 요구함으로 제안한 SRU의 구성은 N의 크기 의 RAM 1개와 overwrite현상이 발생되는 부분이 m이라 하면 크기를 갖는 FIFO, FIFO를 제어 하기위한 조합회로로 제안된 SRU를 구성할 수 있다.

성능/효과

다양한 FFT 기법이 있지만 그중에서 FFT 설계에 가장 효율을 가져 다준 방식 은 Cooley와 Tukey가 제안한 Coolev-Tukey 알고리즘이다. 이 알고리즘은 만일 N이 합성수일 경우 훨씬 적은 곱셈과 덧셈만을 갖는 형태로 바꿀 수 있음을 보였다. 이러한 기법에는 입력 시퀀스를 재배치하는 DIT (Decimation in Time) 구조와 출력 시퀀스를 재배치하는 DIF (Decimation in Frequency) 구조가 있다.
그 중 파이프라인 방식은 고속처리가 가능하고 면적대비 처리속도 관점에서 우수하며, 비교적 구조가 간단하여 큰 포인트의 FFT 프로세서 설계에 용이하여 큰 포인트를 요구하는 OFDM 시스템에서 사용된다" 파이프라인 방식의 종류에는 기본적으로 SDC (Single-Path Delay Commutator), MDC (Multipath Delay Commutator), SDF (Single-Path Delay Feedback) 가 있다. 표 1 과 같이 높은 포인트를 갖는 FFT 프로세서를 설계할 때 복소 곱셈 기와 메모리 관점에서 가장 효율적인 파이프라인 구조는 R22SDF임을 알 수 있고, 포인트가 낮을 경우는 R4 SDC 구조가 가장 효율적인 구조임을 알 수 있다. [5],
RAM의 크기는 데이터 비트를 실수부, 허수부 각 12bits인 24bits의 크기를 가지는 RAM과 FIFO를 M* egaWizerd 이용하여 생성하여 사용하였다. 합성한 결과 표 4와 같이 데이터의 크기가 24bit 일 때 면적의 관점에서 약간의 로직을 추가되지만 64, 1024 포인트에서 각 28, 24%의 이득을 얻을 수 있다.

후속연구

본 논문에서 제안한 SRU는 큰 포인트를 가지고, 송수신이 되는 OFDM 시스템에 많이 응용될 것이다.

참고문헌 (6)

Xiaofei Dong, 'Implementing OFDM modulation for wireless communications', www.embedded.com
F. Kristensen, P. Nilsson, A. Olsson, 'Flexible Baseband Transmitter for OFDM', Circuits, Signals, and Systems, 2003
Jung-yeol Oh, Myoung-seob Lim, 'Area and Power Efficient Pipeline FFT Algorithm', Acoustics, Speech, and Signal Processing, 1991. ICASSP-91., 1991 International Conference on, pp. 520 - 525, 2-4 Nov. 2005
Shousheng He, Torkelson, M, 'Designing pipeline FFT processor for OFDM (de)modulation', Signals, Systems, and Electronics, 1998. ISSSE 98. 1998 URSI International Symposium on, pp. 257 - 262, Oct. 1998
Son, B.S. Jo, B.G. Sunwoo, M.H. Yong Serk Kim, 'A high-speed FFT processor for OFDM systems', Circuits and Systems, 2002. ISCAS 2002. IEEE International Symposium on, pp. III -281 - III -284 vol.3, 26-29 May 2002
Paul A.Lyun, Wolfgang Fuerst, 'Introductory Digital Signal Processing' WILEY 1998.0

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