[논문]정수선형계획법을 이용한 이종가산기의 전력-지연시간곱 최적화

곽상훈; 이정근; 이정아

doi:10.9708/jksci.2010.15.10.001

정수선형계획법을 이용한 이종가산기의 전력-지연시간곱 최적화
Power-Delay Product Optimization of Heterogeneous Adder Using Integer Linear Programming 원문보기

韓國컴퓨터情報學會論文誌 = Journal of the Korea Society of Computer and Information, v.15 no.10, 2010년, pp.1 - 9

곽상훈 (서울대학교 전기공학부) , 이정근 (한림대학교 컴퓨터공학과) , 이정아 (조선대학교 컴퓨터공학과)

초록
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본 논문에서는 이종가산기구조에 근거한 이진가산기의 전력-지연시간곱의 최적화 방법론을 제안한다. 정수선형 계획법(Integer Linear Programming)에 의해 이종가산기의 전력-지연시간곱을 공식화하였다. 정수선형계획법의 사용을 위하여 최초의 전력-지연시간곱의 비선형수식을 선형수식으로 변환하는 기법을 채택하였다. 또한, 제안된 방법이 전력지연시간곱(Power-Delay Product)의 척도에서 기존가산기와 비교해 우월함을 실험결과를 통해 확인하였다.

Abstract ▼ AI-Helper

In this paper, we propose a methodology in which a power-delay product of a binary adder is optimized based on the heterogeneous adder architecture. We formulate the power-delay product of the heterogeneous adder by using integer linear programming(ILP). For the use of ILP optimization, we adopt a transformation technique in which the initial non-linear expression for the power-delay product is converted into linear expression. The experimental result shows the superiority of the suggested method compared to the cases in which only conventional adder is used.

주제어

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문제 정의

Combining each sub-adder SA_i(n_i) and varying ni for each SA_i enables us to explore more fine-grained design space for the performance metrics such as delay, area and power than in that of conventional adder [4], [5]. Deciding the proper ni of each sub-adder SA_i(n_i) for PDP optimization in the heterogeneous architecture is the main goal of the approach presented in this paper.

제안 방법

To show the effectiveness of the proposed method, the experiment for PDP optimization was performed with the derived ILP models. For the experiment, three types of sub-adders, CLA(=SA 1), CSKA(=SA 2), and RCA(=SA 3), were used, and their sizes varied from 4-bits to 128-bits with an incremental step of 4-bit. All the sub-adder instances were implemented by Synopsys tool with ANAM 0:18m CMOS library [10].
In this paper, the ILP formulation for PDP of heterogeneous adder is presented and the experimental results of optimizing PDP of heterogeneous adder are provided. The technique to transform a non-linear expression to a linear expression is also adopted for ILP based PDP formulation of the heterogeneous adder.
In this paper, we formulate an ILP model for the PDP based on heterogeneous adder architecture. The formulation of delay and power of the heterogeneous adder is acquired from power and delay formulation of the heterogeneous adder introduced in [4].

이론/모형

To show the effectiveness of the proposed method, the experiment for PDP optimization was performed with the derived ILP models. For the experiment, three types of sub-adders, CLA(=SA 1), CSKA(=SA 2), and RCA(=SA 3), were used, and their sizes varied from 4-bits to 128-bits with an incremental step of 4-bit.

참고문헌 (10)

Neve, A., Schettler, H., Ludwig, T., and Flandre, D.: "Power-Delay Product Minimization in High -Performance 64-bit Carry-Select Adders," IEEE Transactions on VLSI Systems, Vol. 12, pp. 235-244, Mar. 2004.

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Zhu, Y., Liu, J., Zhu, H., Cheng, C. K.: "Timing- Power Optimization for Mixed-Radix Ling Adders by Integer Linear Programming," IEEE Transactions on VLSI Systems, Vol. 12, pp. 235-244, Mar. 2004.

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Das, S., Khatri, S. P., : "Generation of the Optimal Bit-Width Topology of the Fast Hybrid Adder in a Parallel Multiplier," Proc. of the 13th International Conference of Integrated Circuit Design and Technology , pp. 49-54, May. 2007.
Kwak, S., Har, D., Lee, J., and Lee, J.: "Design of Heterogeneous Adders Based on Power-Delay Tradeoffs," Proc. of the 5th IEEE International Symposium of Embedded Computing, pp.223-226, Bejing, China, Oct. 2008.
Lee, J., Lee, J., Kim, S., and Kim, K.: "Design of Mutated Adder and Its Optimization Using ILP Formulation," IEICE Transactions on Information and Systems, Vol. E88-D, No.7, pp.1506-1508 Jul. 2007.
http://lpsolve.sourceforge.net/5.0/index.htm
Nagendra, C., Irwin, M., and Owens, R: "Power- Delay Characteristics of CMOS Adders," IEEE Transactions on VLSI Systems, Vol. 2, No. 3. pp. 377-381, Sept. 1994.

상세보기
Nagendra, C., Irwin, M., and Owens, R., "Areatime- power tradeoffs in parallel adders," IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, Vol. 43, pp. 689-702, Oct. 1996.

상세보기
Williams, H., "Model Building in Mathematical Programming," John Wiley, 1999, 4th Ed.
Synopsys Corporation, "Datasheet : ANAM 0.18 micron, 1.8 volt Optimum Silicon SC Library," Aug.

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